数电课件 第五章 锁存器与触发器.pptVIP

数电课件 ③ 在CP =1期间 D D 1 D 若D=0 0 1 1 0 Q2＝1，Q3＝0 Q3至G4的反馈线使G4封锁，使Q4＝1，从而既阻塞了D＝1的信号进入触发器，又与CP共同作用使Q3保持0。输出维持为0。该反馈线称置1阻塞线、置0维持线。 0 置1阻塞线 置0维持线 在CP =1期间，D信号的变化不影响整个触发器Q的状态，触发器状态只在CP脉冲的上升沿到来瞬间变化。 0 2. 典型集成电路——74LS74 5.3.3 利用传输延时的触发器（JK触发器） 0 1 J=K=1 计数 1 0 1 1 1 1 1 0 0 1 0 1 J≠K 同J 0 0 1 0 1 1 记住这三种情况 J=K=0 保持 0 0 0 0 1 1 保持 0 0 × × 1 Qn+1 说明 Qn K J CP 《数字电子技术基础》 第五章 锁存器和触发器 主讲：何玉钧 5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 5.5 用Verilog HDL描述锁存器和触发器 掌握锁存器、触发器的电路结构和工作原理； 熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能； 正确理解锁存器、触发器的动态特性。 教学基本要求 5.1 双稳态存储单元电路 5.1.1 双稳态的概念 有两个稳定的状态，从一个状态进入另一个状态必须施加足够大的外加作用力。其中的介稳态是一个不稳定的状态。 5.1.2 双稳态存储单元电路 1. 电路结构 反馈 由两个非门的输入输出端交叉耦合。它与组合电路的根本区别在于，电路中有反馈线。 电路有两个互补的输出端。Q端的状态定义为电路输出状态。 定义：当Q = 1，Q = 0时，称为电路的1状态； 当Q = 0，Q = 1时，称为电路的0状态。 2. 数字逻辑分析 电路的功能：电路具有记忆1位二进制数据的功能。 如 Q = 1 1 1 0 0 1 如 Q = 0 0 0 1 1 0 3. 模拟特性分析 ? I1 = ?O2 ? O1 = ? I2 ? O1 ? I2 ? I1 ?O2 图中两个非门的传输特性 5.2 锁存器 锁存器与触发器区别与联系 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器—对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器—对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 CP CP 5.2.1 SR 锁存器 1. 基本SR锁存器 1） 电路结构 由两个或非门的输入输出端交叉耦合。它与组合电路的根本区别在于，电路中有反馈线。 有二个输入端：R(复位)、S(置位)，高有效。 有两个输出端Q、 Q 。一般情况下，它们是互补的 。 表达式左边和右边的Q含义不同，左边为次态，右边为初态。 初态：R、S信号作用前Q端的状态，初态用Q n表示。 次态：R、S信号作用后Q端的状态次态用Q n+1表示。 2） 工作原理 ① R=1，S=0 锁存器处于0态，置0（复位） ② R=0，S=1 锁存器处于1态，置1（置位） ③ R=0，S=0 ④ R=1，S=1 状态保持 在这种状态下，当R、S信号同时由“1”→“0”后，由于G1、G2传输时间不等，输出状态将不能确定。（应避免这种情况）。 SR锁存器约束条件: SR = 0 3）逻辑功能表 1 1 0 0 保持 0 0 0 0 1 1 1 0 置1 1 0 1 0 0 1 0 1 置0 0 0 0 1 0※ 1 1 1 不定 0※ 0 1 1 Qn+1(次态) Qn (现态) S R 4）工作波形 5）用与非门构成的基本SR锁存器 a. 电路图 b.功能表 不定 0 0 0 1 0 1 0 1 保持 1 1 Q S R c.国标逻辑符号 约束条件: S R = 0 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出 6）基本SR锁存器的应用 2. 逻辑门控SR锁存器 1）电路结构及逻辑符号 基本SR锁存器 使能信号控制门电路 2）工作原理 S=0，R=0：Qn+1＝Qn S=1，R=0：Qn+1＝1 S=0，R=1：Qn+1＝0 S=1，R=1：Qn+1＝ Ф E=1：Q3 = S ，Q4 = R，状态随R、S的变化发生变化。 E=0：状态不变； 5.2.2 D 锁存器 1. 逻辑门控D锁存器 1）逻辑电路图与符号 与门控SR锁存器的区别？ 门控SR锁存器 2）逻辑功能 E=0：输出保持。 E=1： S =0 ，R=1 D=0 Q = 0 D=1