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6.2.3 三态总线电路设计 6.2 双向和三态电路信号赋值例解 例6-12错误的综合结果（Synplify综合结果） 错误 6.2.3 三态总线电路设计 6.2 双向和三态电路信号赋值例解 【例6-13】 （注：MaxplusII不支持本例） library ieee; use ieee.std_logic_1164.all; entity tri2 is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri2; architecture body_tri of tri2 is begin q = datain1 when ctl=00 else (others =Z) ; q = datain2 when ctl=01 else (others =Z) ; q = datain3 when ctl=10 else (others =Z) ; q = datain4 when ctl=11 else (others =Z) ; end body_tri; 修改 6.2.3 三态总线电路设计 例6-13正确的综合结果（Synplify综合结果） 正确 6.3 IF语句概述 (1) “IF” IF 条件句 Then 顺序语句 ； END IF ; (2) “IF ELSE” IF 条件句 Then 顺序语句 ； ELSE 顺序语句 ； END IF ; (3) “IF嵌套” IF 条件句 Then IF 条件句 Then ... ； END IF ； END IF ； (4) “IF ELSIF” IF 条件句 Then 顺序语句； ELSIF 条件句 Then 顺序语句； ...； ELSE 顺序语句； END IF ； 6.3 IF语句概述 【例6-14】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 6.3 IF语句概述 输 入 输 出 din0 din1 din2 din3 din4 din5 din6 din7 output0 output1 output2 x x x x x x x 0 0 0 0 x x x x x x 0 1 1 0 0 x x x x x 0 1 1 0 1 0 x x x x 0 1 1 1 1 1 0 x x x 0 1 1 1 1 0 0 1 x x 0 1 1 1 1 1 1 0 1 x 0 1 1 1 1
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