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《EDA技术与应用 》试卷C 填空题（每题2分，共１0《EDA技术与应用 》试卷 填空题（共１0分，每题2分） 在VHDL中最常用的库是（IEEE）标准库，最常用的数据包是（STD_logic_1164）数据包。 VHDL的实体声明部分指定了设计单元的（输入出端口），它是设计实体对外的一个通信界面，是外界可以看到的部分。 在VHDL的端口声明语句中，端口方向包括（输入）、（输出）、（双向）和（缓冲）。 在用VHDL语言设计电路时，一般要求文件名与（ 实体）名一致，后缀是（VHD）。 在VHDL中，标准逻辑位数据有（ 九）种逻辑值。 选择题（每题2分，共10分） 在VHDL的端口声明语句中，用（B）声明端口为输出方向。 A、 IN B、OUT C、INOUT D、BUFFER 在VHDL中，（D）不能将信息带出对它定义的当前设计单元。 A、信号 B、常量 C、 数据 D、变量 3、在VHDL中，（A）的数据传输不是立即发生的，目标信号的赋 值需要一定的延时时间。 信号 B、常量 C、数据 D、变量 4、在VHDL中，为目标变量赋值的符号是（C）。 A=： B、= C、：= D、= 5、在下列标识符中，（C）是VHDL合法的标识符。 A、4h_adde B、h_adde_ C、 h_adder D、_h_adde 三、程序分析（每题10分，共40分） 要求： 将标有下划线语句补充完整（3分） 解释后带**的语句（3分） 说明该程序逻辑功能（4分） 1、程序1 LIBRARY ieee; USE ieee.std_logic_1164.ALL; entity xuan2 is ** port (a :in std_logic_vector(3 downto 0); sel:in std_logic_vector(1 downto 0); d:out std_logic); end xuan2; architecture a of xuan2 is begin process(sel) begin case sel is ** when 00 =d=a(0); ** when 01 =d=a(1); when 10 =d=a(2); when others =d=a(3); end case; end process; end a; 2、程序2 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity multi3 is Port(a,b:in std_logic_vector(2 downto 0); y:out std_logic_vector (5 downto 0)); end multi3; architecture a of multi3 is signal temp1:std_logic_vector(2 downto 0); signal temp2:std_logic_vector(3 downto 0); signal temp3:std_logic_vector(4 downto 0); ** begin temp1=a when b(0)=‘1’ else “000”; ** temp2=(a‘0’) when b(1)=‘1’ else “0000”; temp3=(a“00”) when b(2)=‘1’ else “00000”; y=temp1+temp2+(‘0’temp3); ** end a; 3、程序3 library ieee; Use ieee.std_logic_1164.all; Entity sevenbcd is Port(s:in integer range 0 to 9; ** G,f,e,d,c,b,a:out std_logic); End sevenbcd; Architecture a of sevenbcd is Signal y:std_logic_vector(6 downto 0); Begin Process(s) ** Begin Case s is When 0 =y=0