第2篇 逻辑部件基础.ppt

第2章 逻辑部件基础 本章主要内容： 本章以数字电路知识和逻辑门电路知识为基础，主要介绍计算机中常用的组合逻辑电路、时序逻辑电路和陈列逻辑电路，重点讨论组合逻辑电路。其中，组合逻辑电路部分详细介绍了加法器、算术逻辑单元、数值比较器等内容。时序逻辑电路部分简单介绍了触发器、寄存器及计数器等内容。 2.1　计算机中常用的组合逻辑电路 组合逻辑电路（Combinational Logic Circuit）的主要特点是电路在任意时刻的输出状态，仅决定于该时刻输入状态的组合，而与电路原先的状态无关。 常见的组合逻辑电路有加法器、算术逻辑单元、译码器、数据选择器等。 2.1.1 加法器 1．半加器 2．全加器 2.1.2　算术逻辑单元 2.1.3　数值比较器 1．数值比较器的工作原理 2．集成数值比较器的应用 （1）组成4位并行比较器 （2）组成5位并行比较器 （3）组成多位比较器 2.1.4　数据选择器 1．数据选择器的工作原理 图2-13为双4选1数据选择器T574（153）的逻辑图。 根据逻辑图可以写出T574（1/2）的输出表达式。 2．集成数据选择器的典型应用 （1）数据传送 （2）逻辑函数的实现 2.1.5　译码器 （1）变量译码器。 （2）代码变换译码器。 （3）显示译码器。 2.2　时序逻辑电路 逻辑电路大致分为两种类型即组合逻辑电路和时序逻辑电路。 2.2.1　触发器 1．电位触发方式触发器 D锁存器的逻辑图如图2-16所示. 2．边沿触发方式触发器 2.2.2 寄存器和移位寄存器 2.3　时序逻辑电路设计基础——有限状态机理论 设计一个有限状态机的步骤如下。 （1）画出状态转移图。 （2）写出状态转移表。 （3）写出下一个状态的布尔表达式，并化简。 （4）写出输出信号的真值表。 （5）写出输出信号的布尔表达式并化简。 （6）根据下一个状态和输出信号的布尔表达式，画出逻辑图。 2.4　阵列逻辑电路 2.4.1　只读存储器（ROM） 2.4.2　可编程逻辑阵列PLA 2.4.3　可编程阵列逻辑PAL 2.4.4 通用阵列逻辑 GAL GAL可分为两大类：一类是与PAL基本结构相似的普通型GAL器件，其与门阵列是可编程的，而或门阵列是固定连接的，例如GAL16V8；另一类是，它的与门阵列和或门阵列都是可编程的，例如GAL39V18。 2.4.5　复杂可编程逻辑器件（CPLD）与现场可编程门阵列（FPGA） 1．CPLD 2．FPGA * * 2.1　计算机中常用的组合逻辑电路2.2　时序逻辑电路2.3　时序逻辑电路设计基础 ——有限状态机理论 2.4　阵列逻辑电路 图2-2 基本逻辑关系 图2-3　半加器的功能表和逻辑图 图2-4　全加器的功能表与逻辑图 下面以4位超前进位加法器为例来说明，其逻辑图如图2-6所示。 图2-6　4位超前进位加法器的逻辑图 图2-8 4片74181构成16位ALU 图2-9 16位快速ALU 图2-11 一位数值比较器的逻辑图 图2-16 D锁存器的逻辑图 表2-9 D锁存器的真值表 QNn Qn 0 × 0 1 1 1 1 0 1 0 QNn+1 Qn+1 C D 下一状态 输　　入 图2-17 D触发器的逻辑图 表2-10 D触发器的真值表 QNn Qn ↓ × 1 1 0 1 ↑ 1 1 1 1 0 ↑ 0 1 1 1 1 × × 0 0 0 1 × × 0 1 1 0 × × 1 0 QNn+1 Qn+1 CP D PN CN 下一状态 输　　入 表2-11 四D触发器功能表 0 0 0 0 × × × × × 0 4D 3D 2D 1D 4D 3D 2D 1D ↑ 1 4Q 3Q 2Q 1Q 4D 3D 2D 1D CK 表2-12 四位移位寄存器的功能表 并行输入 ↑ 1 1 1 左 移 ↑ 1 0 1 右 移 ↑ 0 1 1 保 持 ↑ 0 0 1 置“0” × × × 0 功　　能 CK S1 S0 表2-13 十进制同步计数器的功能表 异步清0 × 0 × × × 触发器保持，RC=0 × 1 1 0 × 保 持 × 1 1 1 0 并行输入 ↑ 1 0 × × 计 数 ↑ 1 1 1 1 功　　能 CK L T P 图2-22 ROM的结构 图2-25 PLA基本结构 图2-26　时序PLA的结构框图 图2-27 PAL的基本结构 *