常用时序逻辑电路模块 《计算机构与逻辑设计》课件.ppt

74195 CP J D1 K Q1 Q2 Q3 Q4 Q4 SH/LD CR D2 D3 D4 =1 VCC 1 z */16 8位需要三位移位寄存器 10110001011000… 101，011，…，010 例：用移位寄存器制作一个序列信号发生器，使之能产生周期性 序列信号1011000 1D C1 FF1 Q3 1D C1 FF2 Q2 1D C1 FF3 Q1 D1 CP =1 ＆ ＆ ≥1 */16 用计数器实现 Z D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CR LD 74161 CP 1 1 CO 1 1 ≥1 */16 用计数器和数据选择器实现 A2 A1 A0 0 1 2 3 4 5 6 7 EN 74151 Z A2 A1 A0 0 1 2 3 4 5 6 7 EN 74151 Z VCC D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CR LD 74161 CP 1 1 CO 1011000 */16 序列信号发生器两种方法比较 计数器型: ①根据序列信号长度M，设计模M计数器，状态自定; ②按计数器的状态转移关系和序列码的要求设计组合输出电路; 移位型: ①根据序列信号长度M，确定移存器位数n。 ②确定移存器的M个独立状态。 ③根据M个状态列出移存器的态序表和反馈函数表，求出反馈函数SR (SL) 。 ④检查自启动性能。 缺点:设计过程较复杂,只能产生一个序列。 优点:设计过程简单,可同时产生多个序列。 * 第五步 画电路逻辑图 第六步 对电路的补充讨论 ≥1 1D C1 ≥1 1D C1 CP X Z 自启动问题 * §3.7 用中规模集成电路设计时序逻辑电路 组合逻辑部分 存储单元 译码器 数据选择器 其它集成模块 计数器 移位寄存器 其它集成模块 * 例：用通用中规模集成电路实现下图所示的状态图 0 1 2 3 4 5 6 /0 /1 /0 /0 /0 /1 /0 A2 A1 A0 0 1 2 3 4 5 6 7 EN 74151 Z VCC D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CR LD 74161 CP VCC VCC * A2 A1 A0 0 1 2 3 4 5 6 7 EN 74151 Z VCC A2 A1 A0 0 1 2 3 4 5 6 7 EN 74151 VCC D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CR LD 74161 CP VCC VCC * Z FB 2Y D0 D1 D2 D3 EN1 EN2 D0 D1 D2 D3 1Y A0 A1 74161 2Y D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CR LD CP VCC VCC * 例：试设计一个带有进位输出端的十三进制计数器 取进位信号为输出逻辑变量C，同时规定有进位输出时C=1，无进 位输出时C=0 S0 S1 S2 S3 S4 S5 S6 S7 S3 S8 S9 S10 S12 S11 /0 /0 /0 /0 /0 /0 /0 /0 /0 /0 /0 /0 /1 * 状态变化顺序 状态编码 Q3 C S0 0 进位输出 等效十 进制数 Q2 Q1 Q0 0 0 0 0 0 S1 0 0 0 1 0 1 S2 0 0 1 0 0 2 S3 0 0 1 1 0 3 S4 0 1 0 0 0 4 S5 0 1 0 1 0 5 S6 0 1 1 0 0 6 S7 0 1 1 1 0 7 S8 1 0 0 0 0 8 S9 1 0 0 1 0 9 S10 1 0 1 0 0 10 S11 1 0 1 1 0 11 S12 1 1 0 0 1 12 S0 0 0 0 0 0 0 * 例：设计一个七进制计数器，要求它能够自启动。已知该计数器 的状态转换图及状态编码如下图所示。 001 100 010 101 110 111 011 /0 /0 /0 /0 /0 /0 /1 * 在数字信号的传输和数字系统的测试中，有时需要用到一组 特定的串行数字信号，通常把这种串行的数字信号叫做序列 信号。 产生序列信号的电路称为序列信号发生器 可用带反馈电路的移位寄存器来实现 序列信号的位数为m，移位寄存器的位数为n 2n≥m 反馈网络 移位寄存器 * 例：用移位寄存器制作一个序列信号发生器，使之能产生周期性 序列信号1011000 1D C1 FF1 Q3 1D C1 FF2 Q2 1D C1 FF3 Q1 D1 CP =1 * 用计数器实现 Z D0 D1 D2 D3 EN CI Q0 Q