实验六并行置的移位寄存器.docVIP

实验名称：并行置位的移位寄存器 学生姓名： 班级： 学号： 指导老师： 同组人： 成绩： 实验目的及要求: 学习数据对象、IF语句的使用方法；学习用VHDL语言设计时序电路的方法。并仿真验证自己的设计项目。 实验原理： 当CLK的上升沿到来时进程被启动，如果这时预置使能LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中，作为串行右移输出的初始值；如果预置使能LOAD为低电平，则执行语句REG8(6DOWNTO0):=REG8(7DOMNTO1).此语句表明： （1）一个时钟周期后将上一时钟周期移位寄存器中的7位二进制数（当前值REG8(7DOWNTO1)）赋给此寄存器的低7位REG8(6DOWNTO0). (2)将上一时钟周期移位寄存器中的最低位，即但当前值REG(0)向QB输出。随着CLK脉冲的到来，就完成了将将并行预置输入的数据逐位向右串行输出的功能，即将寄存器中的最低位首先输出。 三、实验步骤： 1、创建工程。 2、根据实验要求输入实验程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENEIEY SHFRT IS PORT ( CLK, LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB :OUT STD_LOGIC); END SHFRT; ARCHITECTURE behave OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLEREGB : STD_LOGIC_VECTOR(7DOWNTO 0); BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN IF LOAD =‘1’ THEN REG8 ：=DIN; ELSE REG8 (6 DOWNTO 0) :REG8 (7 DOWNTO 1) ; END IF; END IF; QB = REG (0); END PROCESS; END behav; 3、编译并仿真波形 四、仿真波形： 五、实验说明： 通过并行置位的移位寄存器实验让我们提高了动手能力，加深巩固了EDA技术的学习内容，充分体会了EDA技术在我们电子信息工程专业的学习中有着很大的重要性，必须要学好这门技术才能理解电子信息工程专业的发展方向。VHDL语言在将来的学习生活中也有可能有重要的地位，是我们专业就业必须要有的一门技术。 学生实验报告 批阅老师 ： 年 月 日 第 页 共 页