时序逻辑电路(2)-第12讲.pptVIP

若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1～Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0~Q3引出，则得到8421码十进制计数器。 74LS290功能表 缺点：（1）工作频率较低； （2）在电路状态译码时存在竞争－冒险现象。 异步计数器特点 优点：结构简单 三、任意进制计数器的构成方法 利用现有的N进制计数器构成任意进制（M）计数器时，如果MN，则只需一片N进制计数器；如果MN，则要多片N进制计数器。 实现方法 置零法（复位法） 置数法（置位法） N进制计数器 M进制计数器 主要是161和160计数器 ？ 161的状态循环为： 160的状态循环为： 0000 0001 1111 0000 0001 1001 有效循环中，有16个状态，故为16进制计数器 有效循环中，有10个状态，故为10进制计数器 （一） MN 思路：保证有效循环中包含M个状态。 方法：1、清零法（复位法） S0 S1 S2 SM-2 SM-1 SM SN-1 (1)利用同步清零或置数端获得 M 进制计数 思路： 当 N 进制计数到 ？ 后回到 S0 状态 2. 求归零逻辑表达式； 1. 写出状态 SM –1 的二进制代码； 3. 画连线图。 步骤： [例] 用4位二进制计数器 74161 构成十二进制计数器。 解： 1. = 1011 2. 归零表达式： 3. 连线图 SM –1 思考：进位端如何实现？ S0 S1 S2 SM-2 SM-1 SM SN-1 Q0 Q1 Q2 Q3 LD C CLK 74161 ET EP D0 D1 D2 D3 RD 1 1 CO 第 六 章 时 序 逻 辑 电 路 一、计数器定义、分类； 二、用T、T′触发器构成二进制加/减计数器的规律； 三、主要中规模计数器（74LS160/161）芯片介绍； 四、任意进制计数器的构成方法－计数器的设计。 五、移位寄存器型计数器。 6.3.2 计数器 计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 分类： 按计数器中触发器是否同时翻转 同步计数器 异步计数器 按计数器中的数字增减 加法计数器 减法计数器 可逆计数器 按计数器容量 二进制计数器 N进制计数器 十进制计数器 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 用T触发器构成同步二进制加/减计数器的规律 1、用T触发器构成同步二进制加法计数器： 四位二进制加法计数器状态转换表： 一、同步计数器 根据状态转换表得翻转规律： Q0触发器，每来一个时钟，翻转一次； Qi触发器，当Q0… Qi-1初态为1且来时钟时，翻转，否则保持； 所以，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 4位二进制同步加法计数器 同步二进制加法计数器的时序图： CLK Q0 Q1 Q2 Q3 Q0的输出的波形的频率是CP的1/2。 Q1的输出的波形的频率是CP的1/4。 Q2的输出的波形的频率是CP的1/8。 Q3的输出的波形的频率是CP的1/16。 二分频 四分频 八分频 十六分频 分频器 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 2、用T触发器构成同步二进制减法计数器： 根据状态转换表得翻转规律： Q0触发器，每来一个时钟，翻转一次； Qi触发器，当Q0… Qi-1初态为0且来时钟时，翻转，否则保持； 所以，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 4位集成二进制同步加法计数器74LS161/163 预置数控制端 数据输入端 异步复位端 工作状态控制端 进位输出 (a)引脚排列图 4位同步二进制计数器74161功能表 74161具有异步清零和同步置数功能. 4位同步二进制计数器74163功能表 74163具有同步清零和同步置数功能. 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 4位集成二进制同步可逆计数器74LS191 预置数控制端 使能端 加／减控制端 串行时钟输出 4位同步二进制可逆计数器74LS191功能表 74LS191具有异步置数功能. 双时钟加/减计数器74LS193 74LS193具有异步清零和异步置数功能. 2、同步十进