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2018-06-22 发布于福建
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数字电路课件数逻辑83

Shift register counters Feedback logic: a combinational logic input: Q; output: D Shift register: a sequential logic Q(i)*=Q(i-1); Q(0)*=D Shift register Analyze for the 4-bit shift register Shift register counters Feedback logic: Q0* = Q3 4 states ring counter Connected as a left-shift register; Shift register counters Feedback logic: Q0* = Q3 4 states ring counter 1-out-of-m coding device N flip-flops: N states Shift register counters 4 states ring counter Many invalid state circles: Not robust ! Shift register counters 4 states ring counter: self-correcting Shift register counters Johnson counter Feedback logic: N flip-flop: 2N states Shift register counters Johnson counter At any trigger time, only one output change : No glitches ! The duty cycle for any output port is 50%! Shift register counters Self-correcting Johnson counter When Q3Q0=00 load 0001 Shift register counters Linear feedback shift register(LFSR) counters (Maximum-length sequence generator) N flip-flop: 2N-1 states (without “all 0” state) Shift register counters LFSR counter example: 3 bits Shift register counters LFSR counters : modified to include “0” state Shift register counters Design for periodic sequence generator 001101 001 001101 011 001101 110 001101 101 001101 010 001101 100 Output state analyze Use 3 bits shift register Feedback logic: Shift register counters Design for periodic sequence generator 001010 001 001010 010 001010 101 001010 010 001010 100 001010 000 Output state analyze Must use 4 bits shift register 001010 0010 001010 0101 001010 1010 001010 0100 001010 1000 001010 0001