电子竞赛培训教程5.3 可编程逻辑器件发工具.doc

5.3 Modelsim仿真工具的使用 可编程逻辑器件的EDA开发工具有很多,各可编程逻辑器件厂商一般都会提供相应的开发工具,如Xilinx的Foundation、AlteraMAX+plusII、InnovadaeProduct Designer等. 很多书都对EDA开发工具作了详细的介绍,这里就不在论述了。本节主要介绍可编程逻辑器件开发工具中的Modelsim仿真工具的使用和FPGA设计过程的基本流程。在FPGA设计过程的基本流程中主要介绍FPGA最小系统板的下载使用说明。 5.3.1设计流程 在使用ModelSim仿真软件之前，首先简单地介绍一下FPGA设计过程的基本流程，设计流程方框图如图5.3.1所示。 图5.3.1 VHDL语言设计流程图 1. 设计输入（Design Entry） 设计输入是设计的第一个步，其方式有许多种，如VHDL语言编程、原理图绘制(schematic)、状态机或是真值表(truthtable)及波形(waveform)的输入等。将设计要求达到的目标采用以上述的方式之一进行描述，是设计的第一步。这里所介绍的方式以VHDL语言为主。 2. 功能仿真（Function Simulation） 设计输入利用VHDL语言完成后，接下来要做的是功能仿真(function simulation)或者做行为仿真(Simulate Behavioral)，这两种仿真所达到的目的基本相同，只需选做一种仿真即可。功能仿真所要达到的目标是功能上的验证。在做功能仿真时,软件系统会自动对VHDL程序进行语法上的检查、编译以及将VHDL行为级的描述转化为结构化的门级电路即：综合（Synthesis）。等到通过了以上的综合之后便进入功能仿真步骤，其实功能仿真也可以在综合之前进行，但是不少设计者习惯先做综合之后再进行功能仿真，因为在综合中附带了语法上的检查、编译等功能，而且修改VHDL程序语法上的错误也比较方便。本章在进行仿真说明时是先综合然后再做功能仿真的。 进行功能仿真时使用的方法大多是将特定信号输入设计，然后观察设计输出的信号是否符合要求。做功能仿真时可能需要多次返回，对VHDL源代码（source code）进行修改，等到所有的功能都正确后，才能进行下一个步骤。 3. 执行（Implement Design） 功能仿真之后就是执行，完成目标系统在器件上的布局与布线(place route)。开发工具可产生含有时序延迟(timing delay)的VHDL网络表(netlist)文件，这是最准确的时序延迟文件。 4. 时序仿真（Timing Simulation） 执行完成后，建议在硬件测试之前先做时序仿真（timing simulation），将其作为最后一道把关工作。当然，不做时序仿真，直接将执行结果送到电路板上进行测试也可以。因为做仿真需要输入正确、完整的测试模型(pattern)。如果测试模型不正确或是其代表性不够，就算做了仿真也不能确保结果正确。但是，在硬件测试之前，通过软件进行检查，确保无误后再做硬件效率更高一些。 5. 下载 程序将被转换成位流文件写入芯片中以实现芯片功能，软件部分由器件厂商提供的专用软件完成，硬件则需要使用专用的下载线，通过微机的通信接口与系统板连接。 6. 硬件测试 对实物（芯片及其外围电路构成的系统）进行实际测试，完成设计。 5.3.2 功能仿真和时序仿真 在编程下载前必须利用EDA工具对综合生成的结果进行模拟测试，即仿真。仿真就是让计算机根据一定的算法和一定的仿真库对VHDL设计进行模拟，以验证设计，排除错误。仿真有两种不同级别的仿真，分别是功能仿真(Function Simulation)和时序仿真(Timing Simulation)。 功能仿真 功能仿真是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行模拟测试，以了解其实现的功能是否满足设计要求，仿真过程不涉及任何具体器件的硬件特性。不经历执行(Implement Design)阶段，在设计项目编辑编译后即可进入门级仿真器进行模拟测试。直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求。对于规模比较大的设计项目，执行在计算机上的耗时是十分可观的，如果每一次修改后的模拟都必须进行时序仿真，显然会极大地降低开发效率。因此，通常的做法是，首先进行功能仿真，待确认设计文件所表达的功能满足设计者要求时，即在逻辑功能满足要求后，再进行执行和时序仿真，以便把握设计项目在硬件条件下的运行情况。 时序仿真 时序仿真就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。但时序仿真的仿真文件必须来自针对具体器件的综合器与适配器。综合后所得的EDIF等网络表通常作为FPGA适配器的输