第12章--时序逻辑电路.pptxVIP

第12章 触发器及时序逻辑电路;12.1 触发器;2．触发器的类别 按照逻辑功能的不同，触发器分为RS触发器、JK触发器、D触发器、T 和 Ｔ′触发器。 按触发方式不同，触发器可分为电平触发器、边沿触发器和主从触发器等。 按照电路结构形式的不同，触发器分为基本触发器和时钟触发器。 按照构成的元件不同，分为 TTL触发器和 CMOS 触发器。 触发器的逻辑功能用特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图）来描述。 ;12.1.2基本RS触发器;2．逻辑功能 ;4．特性方程;12.1.3．同步RS触发器;2．逻辑功能 当CP=0时，G3、G4被封锁，都输出1，这时，不管R端和S端的信号如何变化，触发器的状态保持不变。 ;3．特性方程 根据表11-2可画出同步RS触发器Qn+1的卡诺图;12.2 JK触发器;2．逻辑功能 当CP=0时，G3、G4被封锁，都输出为1，触发器保持原状态不变。 当CP=1时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。 （1）当J=K=0时，G3和G4都输出1，触发器保持原状态不变， ;（3）当J=0、K=1时，用同样的方法分析可知，在CP脉冲由0变为1后，触发器翻到0状态，即翻转到和J相同的0状态。 （4）当J=K=1时，在CP由0变1后，触发器的状态由Q和 端的反馈信号决定。;3．特性方程;5．状态转换图 根据表11-4可画出图所示的状态转换图;12.2.2 边沿JK触发器;边沿JK触发器的逻辑功能 和前面讨论的同步JK触发器的功能相同，因此，它的特性表、驱动表和特性方程也相同。 边沿JK触发器只有在CP脉冲下降沿到达时才有效，它的特征方程如下：;【例】如图所示为下降沿出发边沿JK触发器 CP、J、K 端的输入电压波形，试画出输出 Q 端的电压波形。设触发器的初始状态为 Q = 0 。 ;12.2.3 集成JK触发器;74LS112双JK触发器每个集成芯片包含两个具有复位、置位端的下降沿触发的JK触发器，逻辑符号如图所示。;12.3 D触发器;2．逻辑功能 ;12.3.2 边沿D触发器 同步触发器在 CP = 1 期间接收输入信号，如输入信号在此期间发生多次变化，其输出状态也会随之发生翻转，即出现了触发器的空翻。如图所示。;【例】如图11-20所示为维持阻塞 D 触发器的时钟脉冲 CP 和 D 端输入的电压波形，试画出触发器输??? Q 和 Q 的波形。设触发器的初始状态为 Q = 0。 ;维持阻塞D触发器 1）维持阻塞D触发器是用时钟脉冲CP上升沿触发的，也就是说，只有在CP上升沿到达时，电路才会接收D端的输入信号而改变状态，而在CP为其它值时，不管D端输入为0还是为1，触发器的状态不会改变。 2）在一个时钟脉冲CP作用时间内，只有一个上升沿，电路状态最多只改变一次，因此，它没有空翻问题。 ;12.3.3 .集成D触发器 常用的D触发器有74LS74、CC4013等，74LS74为TTL集成边沿D触发器，CC4013为CMOS集成边沿D触发器，图为它们引脚排列图。 ;12.3.4 T触发器和 触发器;1．由JK触发器构成T触发器 将JK触发器的J和K相连作为T的输入端便构成T触发器，电路如图a)所示。 ;;12.4 计数器;12.4.1 二进制计数器;当输入第一个计数脉冲CP时，第一位触发器FF0由0状态翻到1状态，Q0端输出正跃变，FF1不翻转，保持0状态不变。Q3Q2Q1Q0=0001。 当输入第二个计数脉冲CP时，FF0由1状态翻到0状态，Q0端输出负跃变，FF1则由0翻转到1状态，FF2保持0状态不变。Q3Q2Q1Q0=0010。 当连续输入计数脉冲CP时，根据上述计数规律，只要低位触发器由1状态翻转到0状态，相邻高位触发器的状态便改变。;4位二进制加法计数器的工作波形 输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。所以，图11-27所示计数器又是一个16分频器。 ;2．同步二进制计数器 异步计数器中各触发器之间是串行进位的，它的进位(或借位)信号是逐级传递的，因而使计数速度受到限制，工作频率不能太高。 同步计数器中各触发器同时受到时钟脉冲的触发，各个触发器的翻转与时钟同步，所以工作速度较快，工作频率较高。因此同步触发器又称并行进位计数器。;用JK触发器组成的同步3位二进制加法计数器如图所示。;12.4.2 十进制计数器 1．异步十进制加法计数器 异步十进制加法计数器是在4位异步二进制加法计数器的基础上加以修改，使计数器在计数过程中跳过1010—1111这6个状态而得到的。 如图所示电路是异步8421BCD码十进制加法计数器的典型电路。;;;2．同步十进制加法计数器 由JK触发器组成的8421BCD码同步十进