第章 计数器VDL描述.pptVIP

简单时序电路的VHDL描述 计数器 计数器设计时注意事项 边沿(上升沿还是下降沿） 复位方式（同步复位与异步复位） 有无置数功能 计数制（对二进制计数还是十进制计数器） 是否可逆 复位:设定初始状态 同步复位 异步复位 可逆计数器 调整进制 一、基本计数器的设计 计数器是数字系统的一种基本部件，是典型的时序电路。计数器的应用十分广泛，常用于数/模转换、 计时、频率测量等。 加法计数器VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countbasic IS PORT(clk:IN STD_LOGIC; q:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END countbasic; ARCHITECTURE a OF counbasict IS BEGIN PROCESS(clk) VARIABLE qtmp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clk event AND clk=1 THEN qtmp:=qtmp+1; END IF; q=qtmp; END PROCESS; END a; 二、 同步清零的计数器