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基于VHDL的16位CPU设计 一．设计要求： ①完成一个16位CPU的顶层系统设计；完成其指令系统的规划。 ②完成所有模块的VHDL设计。③采用QuartusII完成所有模块及顶层的仿真。④采用DE2?FPGA系统完成整体CPU系统的验证。 二．CPU的概念 CPU 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤： 1) 将数据和程序（即指令序列）输入到计算机的存储器中。 2) 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能： a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。 c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。 三．16位CPU结构框图 16位cpu结构由8个16 位的寄存器 reg0~ reg7、 一个运算器 ALU、一个移位寄存Shifter、一个程序计数器 PortCnt、 一个指令寄存器 InstrReg、一个工作寄存器OpReg，一个比较器 Comp、一个地址寄存器 Addreg、和一个控制单元 Control组成。这些模块共用一组 16 位的三台数据总线。 系统采用自顶向下的方法进行设计。 顶层设计由微处理器和存储器通过一组双向数据总线连接，它们由一组地址总线和一些控制总线组成。处理器从外存储器中读取指令，并通过执行这些指令来运行程序。这些指令存储在指令寄存器中，并由控制单元译码。控制单元使得相应的信号互相作用，并使处理单元执行这些指令。 四．各模块的设计分析和设计思路 算术逻辑运算单元根据输入不同操作码分别实现相应的加、与、异或、跳转等基本操作运算。 代码： library IEEE; use IEEE.std_logic_1164.all; USE ieee.std_logic_unsigned.all; use work.cpu_lib.all; entity alu is port (a, b: in bit16; sel: in t_alu; c: out bit16); end alu; architecture rtl of alu is begin aluproc: process (a, b, sel) begin case sel is when alupass = c = a ; when andOp = c = a and b ; when orOp = c = a or b ; when xorOp = c = a xor b ; when notOp = c = not a ; when plus = c = a + b ; when alusub = c = a-b ; when inc = c = a + 0000000000000001 ; when dec = c = a - 0000000000000001 ; when zero = c = 0000000000000000 ; when others = c = 0000000000000000 ; end case; end process; end rtl; 波形图： 4.2 比较器COMP COMP 比较两个值，输出结果为 l 或 O，取决于比较对象的类型和值。 代码： library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; use work.cpu_lib.all; entity comp is port (a,b: in bit16; sel: in t_comp; compout: out std_logic); end comp; architecture rtl of comp is begin compproc: process(a,b,sel) begin case sel is when eq = if a=b then compout = 1 after 1ns; --000: eg else compout = 0 afte