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主板上的时钟分配、时钟电路和基本时间关系 孙祖希 2001年11月 2、主板上的基本时钟和时钟分配 2、主板上的基本时钟和时钟分配(续) 3、晶振(石英晶体)和晶振电路 3、晶振(石英晶体)和晶振电路（续） 4、锁相环（PLL）变频电路框图 4、锁相环（PLL）变频电路框图（续）例：Hub Link 的时钟 附： 与主时钟芯片有关的问题 5、接口的时间关系 5.1 接口的类型：开关方式的定义 基本同步时钟接口 源同步接口 流水线接口（线传输时间大于时钟周期的源同步接口） 5.2 基本同步时钟接口 普通同步时钟接口用一共同的时钟源将时钟信号送到地址、数据和控制信号的驱动源 芯片和接收端芯片。例如SDRAM时钟缓冲-北桥-SDRAM芯片；主时钟芯片-CPU-北桥； 主时钟芯片-北桥-PCI槽或芯片 若时钟线的传输时间远小于时钟周期，驱动源芯片和接收端芯片可用同一时钟线驱动； 如14.318MHz时钟。若时钟线的传输时间与时钟周期相比，不能忽略，驱动源芯片和 接收端芯片分别用同一时钟源，线长需控制的两条时钟线驱动。 同一时钟源的预置时间 – 保证驱动芯片时钟上升边产生的输出一定在下一个时钟上升边被接收端芯片可靠接收 同一时钟源的保持时间-保证驱动芯片时钟上升边产生的输出一定不能在本时钟上升边被接收端芯片接收 预置时间不足导致D-触发器输出不稳定-延迟时间加长或不能翻转。系统的错误或者是触发器数据输入错（源自软件的故障或硬件的固定性故障；或者是时间关系的错误（建立时间或保持时间不满足要求）。它可以是顾定性故障，也可是随机性故障，特别是时间关系处于临界状态时更易出现不稳定的状态。此时串扰、传输匹配、电源和地的噪音易使不稳定的状态出现。程序的运行可改变串扰、电源和地的噪音的状态。也可能出现不稳定状态。也有专门的测试程序复现这种最坏条件。 5.3 源同步 与信号传输方向相同，驱动源在发数据时，发选通信号。接收端在选通的上升边和下降边接收 输入的数据。这消除了时钟偏移和信号驱动源与接收端间走线延迟的影响。因而允许比基本同 步时钟高的数据传输频率。但数据线和对应选通线延迟时间的差别会影响接收数据的可靠性。 DDR的数据传输、 2X和4X AGP的数据传输和南北桥间的Hub Link均用源同步。 源同步建立时间 源同步保持时间 例：DDR DQ/DQS 写入（1） 写入DQ的时序 - DQ源同步到DQS。北桥MCH为驱动源；DDR DRAM芯片为接收端。 例：DDR DQ/DQS 写入 tDVB和 tDVA的窗口对DDR200理论上各为2.5ns。但由于各种因素的影响减到1.125ns。 非匹配源同步例- AGP数据总线 5.4 差分时钟 源端匹配: 并联电阻Rt的两个作用： 将驱动器电流源输出的电流转换为电压 提供传输线始端的并联匹配电阻 串联电阻Rs将Rt与驱动器隔开，避免驱动器寄生参数（分布电容/输出电容）对匹配 电阻的影响 输出缓冲的电压 = I_drvrout * (Rs+Rt). 限制: Rs 限制了输出电流 – 使输出边沿变慢 接收端和发送端可观测到大的过冲和下冲 这种匹配方式用于 Tehama, Brookdale and Brookdale-G P4主板的主时钟走线 Rs 接芯片高阻输入，因而计算终端匹配电阻时不考虑。终端电阻 Rac = Rt// (Rp/2), Rac应等于走线的特性阻抗Zo （ // 指电阻并联） 在接收端提供灵活可变的输入电压。低电压摆幅、输入波形的等效斜率加倍、低抖动 交流（AC）摆幅为 Zo * I_drvout. 直流（DC）阻抗 Rdc = Rt//(Rp+Rt). 直流偏压 为 I_drvout * (Rdc - Rac). 这种匹配方式已用于笔记本的Almador-P3 主板. 感谢为准备此材料作出贡献的同事谢谢大家 * 目录 1、 时钟的重要性 2、主板上的基本时钟和时钟分配 3、晶振(石英晶体)和晶振电路 4、锁相环（PLL）变频电路框图 附：与主时钟芯片有关的问题 5、接口的时间关系 5.1 接口的类型：开关方式的定义 5.2 基本同步时钟接口 5.3 源同步 5.4 差分时钟 1、 时钟的重要性 程序执行的节拍控制和系统的工作速度由时钟决定 硬件设计的基础 – 寄存器级传送和有限状态机（内部时序控制电路）都离不开时钟 芯片间接口数据的发送与接受要以时钟为参考 系统的稳定性与时钟有密切关系