同步时序逻辑电路设计三.pptVIP

d 0 1 1 d 1 1 0 1 d 0 1 0 d 0 0 J K Qn Qn+1 三个状态101、110、111未用到，所以对应的J3K3填d（随意） 对照激励表和二进制状态表，填写激励真值表 JK触发器激励表 利用卡诺图求得激励JK的最简与或式： K3=1 d 0 1 1 d 1 1 0 1 d 0 1 0 d 0 0 J K Qn Qn+1 三个状态101、110、111未用到，所以对应的J2K2填d（随意） 对照激励表和二进制状态表，填写激励真值表 d 0 1 1 d 1 1 0 1 d 0 1 0 d 0 0 J K Qn Qn+1 三个状态101、110、111未用到，所以对应的J1K1填d（随意） 对照激励表和二进制状态表，填写激励真值表 K3=1 画出逻辑电路：采用与非门和JK触发器实现电路。先变换表达式。 逻辑电路略 2、状态化简，作出最简状态表。 3.状态编码 相邻编码法原则： ① 在相同输入的条件下，具有相同次态的现态尽可能分配相邻的二进制编码。所谓相邻二进制编码是指编码中只有一位码不同。 ② 在相邻输入的条件下，同一个现态下的次态尽可能分配相邻的二进制编码。所谓相邻的输入是指输入码中只有一位码不同。 ③ 输出完全相同的现态尽可能分配相邻的二进制编码。 例 对表所示的状态表进行编码。 由原则①， BC在x=0是，具有相同次态A，分配相邻的二进制编码。 由原则② ， BC、AD、CD分配相邻的二进制编码。 由原则③ ， AD分配相邻的二进制编码。 用卡诺图作为状态编码的工具，将分配相邻码的状态置于卡诺图相邻格内。 得到二进制编码的状态表： 1 2 2 4.确定触发器的激励函数和输出函数并画出逻辑电路图 例 用JK触发器和适当门电路实现表所示状态表的功能。 二进制状态表 由状态表作出输出Z的卡诺图，写出Z的最简与或表达式。 状态表排列成卡诺图形式 二进制状态表 由状态表，对照JK触发器激励表，作出输出触发器（2）的激励J2、K2的卡诺图，写出J2、K2的最简与或表达式。 d 0 1 1 d 1 1 0 1 d 0 1 0 d 0 0 J K Qn Qn+1 JK触发器激励表 由J2、K2卡诺图化简的到它们的最简与或式： 二进制状态表 由状态表，对照JK触发器激励表，作出输出触发器（1）的激励J1、K1的卡诺图，写出J1、K1的最简与或表达式。 d 0 1 1 d 1 1 0 1 d 0 1 0 d 0 0 J K Qn Qn+1 JK触发器激励表 由J1、K1卡诺图化简的到它们的最简与或式： 第五章 同步时序逻辑电路 学习要点： 触发器的逻辑功能及使用 同步时序电路的分析方法和设计方法 5.1 时序逻辑电路概述 二、时序逻辑电路的分析 时序电路的一般框图 时序电路输入信号（也称组合电路外部输入）：x1，…，xn； 时序电路输出信号（也称组合电路外部输出）：Z1，…，Zm； 时序电路状态信号（也称组合电路内部输入）：y1，…，ys； 时序电路激励信号（也称组合电路内部输出）：Y1，…，Yr； 激励信号决定电路下一时刻的状态。 时序逻辑电路的结构 时序电路状态信号： y1，…，ys是存储电路对过去输入信号记 忆的结果，它随着外部输入信号的变化而变化。某一时刻的 电路状态称为现态y，在某一现态下外部信号发生变化后 电路进入的新状态称为次态yn+1。 时序电路特征： ① 时序电路由组合电路和存储电路两部分组成， 具有记忆功能； ② 电路中包含反馈回路，反馈回路和记忆元件使电路的输出不仅与当时的输入有关，而且与以前的输入有关。 （1） 根据时钟分类 1）同步时序电路。 记忆元件采用触发器，电路的状态用触发器的输出组合表示，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲。触发器工作于同步方式，每来一个时钟脉冲，电路中的各个触发器的状态同时改变，电路的状态只改变一次。 2）异步时序电路有两类：脉冲型异步时序电路和电平异步 时序电路。 脉冲型异步时序电路的记忆元件采用触发器，触发器工作于 同步方式。与同步时序电路不同之处在于各个触发器的时钟 时序逻辑电路的分类 脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，每来一个时钟脉冲，电路状态才改变，电路的状态只改变一次。只是电路中要更新状态的触