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一种自定时的前置进位加法器设计 　　摘 要:从时序控制的角度出发,研究提高加法器性能的方法。在研究前置进位加法器的算法和结构后,又对多米诺电路的时钟控制技术进行深入分析。结合前置进位结构和自定时时钟控制,设计了一个32 b多米诺加法器。该加法器能有效地提高时钟使用率。在TSMC 0.18 μm工艺下,加法器的最大延时为970 ps,约为相同工艺下13倍FO4的延时。 　　关键词:加法器;自定时;多米诺;前置进位 　　中图分类号:TN710文献标识码:B 　　文章编号:1004-373X(2010)02-019-03 　　 　　Design of Self_timed Prefix_carrying Adder 　　XU Li1,XIN Xiaoning1,YANG Zhijia2 　　(1.Shenyang University of Technology,Shenyang,110178,China;2.Shenyang Institute of Automation,Chinese Academy of Sciences,Shenyang,110015,China) 　　Abstract:From the point of time_controlling,the method of improving the performance of adder is researched.After discussing the algorithm and structure of prefix_carrying adder,the time_controlling technology of Domino circuit is analyseddeeply.Combined the structure of prefix_carrying and self_timing,a 32 b Domino adder is designed.The usage of clock is enhanced efficiently by the adder.In TSMC0.18 μm process,the adder′s maximal delay is 970 ps,about 13 times of the delay of FO4 in the same process. 　　Keywords:adder;self_timed;Domino;prefix_carrying 　　 　　加法器是一种基本的运算电路,几乎所有的数字运算都会用到。加法器完成一次加法操作所需要的时间基本上决定了数字运算电路的主频。因此研究高速加法器对提高数字运算电路的性能具有重要意义。多米诺电路的时序控制是制约加法器工作速度的瓶颈之一[1]。现今大部分加法器采用的同步时钟都需要构建时钟树,并降低了时钟的利用率[2]。本文介绍的自定时时钟不仅能够克服这方面的问题,还能有效地利用时钟资源。以汉_卡尔森(Han Carlson,HC)算法[3]为例,在TSMC 0.18 μm工艺下,采用多米诺逻辑设计了一种32位自定时的加法器,最大延时为970 ps,约为相同工艺下FO4延时的13倍。 　　 　　1 前置进位加法器的算法及结构 　　 　　前置进位树是目前流行的高速加法器结构。树型结构可以分为很多种。本文所采用的HC算法就是其中的一种。HC算法在高位加法器设计上突出了优势。这种算法集合了KS和BK两种算法的优点[4],在获得最小扇出的同时,实现的级数仅为log??2 (n+1),其中n为加法器的位数[5],同时也减少了级间布线。 　　1.1 前置进位算法 　　加法器的前置进位算法定义了三个重要的信号:进位生成信号G、进位传播信号P和进位消除信号K。前置进位树就是这些信号的堆叠[6]。对于某一位而言,其逻辑表达式为: 　　G=A#8226;B, P=A?B 　　K=A#8226;B=A+B 　　对于连续的一组加数和被加数而言,这些信号能够递归地定义为: 　　G??i:j=G??i:k+P??i:kG??(k-1):j, P??i:j=P??i:kP??(k-1):j 　　K??i:j=K??i:k+P??i:kK??(k-1):j,i≥kj 　　经过??log??2(n+1)级前置进位树,组信号被整理成G??i:0,P??i:0,K??i:0(ni≥0)?У男问?,那么运算和就可以表示为: 　　S??i=G??(i-1):0P??i_l+K??(i-1):0P??i_h 　　1.2 HC进位树结构 　　HC进位树先在奇数位计算2位组前置信号{(??G??1:0,P??1:0,K??1:0),(G??3:1,P??3: