集成电路工艺原理 未来趋势跟挑战.ppt

集成电路工艺原理 仇志军 zjqiu@fudan.edu.cn 邯郸校区物理楼435室 为什么“光刻”技术如此成功? 光刻基本要求 适用于小批量制备/制造的纳米级“光刻” 电子束曝光，EBL：Electron-Beam Litho 纳米压印， NIL：Nano-Imprint Litho “侧墙转移”，STL：Sidewall-Transfer Litho EBL的特征和优点 EBL的分辨率 EBL分辨率的提高 NIL工艺流程和特征 FinFET produced using STL twice Summary Top view Cross section Wafer SiO2 poly-Si Si0.2Ge0.8 SiN SiN STL的工艺流程，3 Top view Cross section Wafer SiO2 poly-Si SiN Resist STL的工艺流程，4 Top view Cross section Wafer SiO2 poly-Si SiN Resist STL的工艺流程，5 Top view Cross section Wafer SiO2 poly-Si SiN Resist STL的工艺流程，6 Top view Cross section Wafer SiO2 poly-Si STL的工艺流程，7 SiN 10 poly-Si lines Width=45 nm poly-Si contact H=15 nm W=15 nm poly-Si NiSi 50nm 150nm Si STL的工艺流程，8 Fin W=35 nm Fin H=27 nm L=70 nm Zhang Qiu et al. IEEE EDL May 2008 Al wiring Contact holes to S/D Double Fin channel Gate 常规光刻技术和标准硅薄膜工艺技术的革新和结合 对细线条而言，理论上 k1?0 Pitch的大小由常规光刻技术的分辨率决定 常规光刻技术的使用保证了高产率 “侧墙转移”( STL)的特征和优点 2n lines after n iterations of spacer lithography! 1st Spacers 2nd Spacers 3rd Spacers 运用STL技术产生高密度图形 Photo-lithographically defined sacrificial structures Y.-K. Choi et al., JVST-B 21, 2951-2955 (2003) STL工艺中线条尺寸的控制 CVD技术淀积的薄膜具有超常均匀性和可控性 STL纳米线的线宽由SiN薄膜决定 STL纳米线的线厚由poly-Si薄膜决定 Choi et al., IEEE T-ED 49, 436（2002） Lg Lg STL技术得到的栅 ? 均匀的 Lg 通常光刻技术 制备的栅 ? 不均匀的 Lg STL EB ArF Kaneko et. al., IEDM2005 用STL制备线条的线宽不均匀性非常小 ! STL 集成电路工艺原理 第十二章 未来趋势与挑战 INFO130024.01 大纲 第一章 前言 第二章 晶体生长 第三章 实验室净化及硅片清洗 第四章 光刻 第五章 热氧化 第六章 热扩散 第七章 离子注入 第八章 薄膜淀积 第九章 刻蚀 第十章 接触与互连 第十一章 工艺集成 第十二章 未来趋势与挑战 新型器件结构 目前研发焦点 “无光源”纳米结构制备技术 1900 1950 1960 1970 2000 Vacuum Tube Transistor IC LSI ULSI 10 cm cm mm 10 mm 100 nm 一百年中，电子开关器件的关键（最小）尺寸缩小106倍! 10-1 m 10-2 m 10-3 m 10-5 m 10-7 m 器件几何尺寸的持续减小成就了微电子技术的无处不在，产生了无数的应用，造就了信息社会。 Down Scaling：Enabler 器件几何尺寸的减小直接导致： 1、减小寄生电容，由此减小MOSFET的开关时间 减小功耗 2、增加单位面积晶体管的数量 增强电路功能 促成并行运算 增大运算速度 器件几何尺寸的减小最为关键、有效 Prof. Iwai, Tokyo Inst Tech. 为什么要减小器件的几何尺寸? 集成电路特性的改善和成本的降低主要是通过晶体管几何尺寸持续不断地减小得以实现的。