2 时序逻辑电路的状态转换表、状态转换图和时序图5. 3 同.ppt

个CP信号到来时，才将要置入的数据置入计数 器中。稳定的状态循环中包含有Si状态。而对于 异步式预置数的计数器(如74LS190、74LS191), 只要 =0信号一出现，立即会将数据置入计数 器中，而不受CP信号的控制，因此 =0信号 应从Si+1状态译出。Si+1状态只在极短的瞬间出 现，稳态的状态循环中不包含这个状态，如图 5.5.33中虚线所示。 图5.5.33 利用置数法获得 任意进制计数器的状态转换图 【例5. 5. 6】采用置数法将同步十进制计数器 74160接成同步六进制计数器。 解： 因为74160有预置数功能，利用它可以实 现。 采用置数法时可以从计数循环中的任何一 个状态置入适当的数值而跳越M－N个状态，得 到N进制计数器。图5.5.34中给出了两个不同的 方案。其中图(a)的接法是用Q3Q2Q1Q0=0101状 态译码产生 =0信号，下一个CP信号到达时 置入0000状态，从而跳过0101~1001这4个状态, 图5.5.34 用置数法将74160接成六进制计数器 得到六进制计数器，如图5.5.33中的实线所表示 的那样。 从图5.5.33的状态转换图中可以发现，在 图5.5.34(a)电路所取的6个循环状态中没有1001 这个状态。因为进位输出信号C是由1001状态译 码产生的，所以计数过程中C端始终没有输出信 号。图5.5.30电路也存在同样的问题。这时的进 位输出信号只能从Q2端引出。 若采用图5.5.34(b)电路的方案，则可以从 C端得到进位输出信号。在这种接法下，是用 0100状态译码产生 =0信号，下个CP信号到 来时置入1001(如图5.5.35中的虚线表示)，因而 循环状态中包含了1001这个状态，每个计数循 环都会在C端给出一个进位脉冲。 由于74160的预置数是同步式的，即 =0 以后，还要等下一个CP信号到来时才置入数据, 而这时 =0的信号已稳定地建立了，所以不存 在异步置零法中因置零信号持续时间过短而可靠 性不高的问题。 图5.5.35 图5.5.34电路的状态转换图 5. 利用多片计数器组合法设计任意进制计数器 (简称组合法) 如果要设计的计数器的模N大于已给定的 计数器的模M(即N＞M)。常采用多片计数器组 合的方法来构成。 【例5. 5. 7】试用两片同步十进制计数器74160 接成二十九进制计数器。 解：因为N=29是一个素数，所以必须用整体 置零法或整体置数法构成二十九进制计数器。 图5.5.36是整体置零方式的接法。首先将 图5.5.36 例5.5.7电路的整体置零方式 两片74160以并行进位方式连成一个百进制计数 器。当计数器从全0状态开始计数，计入29个脉 冲时，经门G1译码产生低电平信号立刻将两片 74160同时置零，于是便得到了二十九进制计数 器。需要注意的是计数过程中第(2)片74160不出 现1001状态，因而它的C端不能给出进位信号。 而且，门G1输出的脉冲持续时间极短，也不宜 作进位输出信号，如果要求输出进位信号持续时 间为一个时钟信号周期，则应从电路的28状态 译出。当电路计入28个脉冲后门G2输出变为低 电平，第29个计数脉冲达到后，门G2的输出跳 变为高电平。 通过这个例子可以看到，整体置零法不仅 可靠性差，而且往往还要另加译码电路才能得到 需要的进位输出信号。 在采用整体置数方式可以避免置零法的缺 点。图5.5.37所示电路是采用整体置数法接成的 二十九进制计数器。首先仍需将两片74160接成 百进制计数器。然后将电路的28状态译码产生 =0信号，同时加到两片74160上，在下个计 图5.5.37 例5.5.7电路的整体置数方式 数脉冲(第29个输入脉冲)到达时，将0000同时置 入两片74160中，从而得到二十九进制计数器。 进位信号可以直接由门G的输出端引出。 24进制(24小时为1天)、30进制(小月30天 为1月)、31进制(大月31天为1个月)、60进制(60 秒为1分、60分为1个小时)等等均可以采用此方 法来实现。 另外，在锁相环路中，其分频比为数百到 数万倍，也是采用多片计数器组合成程序分频器. 5.7 时序逻辑电路的VHDL描述 时序逻辑电路主要有触发器，计数器，分 频器，移位寄存器等。这些时序电路的信号有时 钟信号、复位信号、输入信号、输出信号等基本 信号。时序逻辑电路的VHDL描述中对这些信号 的描述是描述的主要内容。 用VHDL语言描述这些时序电路时，需要用 到VHDL语言中的两个标准程序包：