数字电路分频【精选】.docVIP

O(∩_∩)O 以下考虑的分频都是占空比为50%的。要是不要求占空比为50%将更加简单一些。使用的器件只有异或门和D触发器，而且没有使用触发器的置位和清零，更加没有使用锁相环，电路反正是不难，相信熟悉数电的同学都能理解，也许实际信号可能会存在毛刺，但是用VERILOG HDL编写，在FPGA上实现，运行效果良好 (考研的同学考数电，问我怎么奇数分频，然后自己总结了些方法，要是使用其他门电路，不要求占空比，电路会简单很多) （献给武汉工程大学10电子信息工程02班考数电的同学) 2、4、8、16~~~~ 2N分频，直接使用N个D触发器级联实现： 原理：将D触发器的/Q接到D，那么每来一次上升沿输出端反转一次，从而实现2分频 1、3、7、15~~~~ 2N-1分频，直接使用N个D触发器和一个异或门实现： 原理：亦采用了D触发器的二分频原理，只是当最高位为0时，时钟上升沿触发信号，当最高位为1，采用的时钟下降沿触发，那么当最中间的上升沿来了后最高位为1，那么紧接着的下降沿也会触发信号，从而可以减少一个脉冲，使得实现2N-1次分频（对电路的不同连接改变的是波形的相位） 3分频： 15分频： 实质上该电路后面阶段都是二分频，可见前面都是输出信号的倍频成分，因此对该电路而言，第三个触发器输出为7.5分频，第二个输出为3.75分频，第一个为1.875分频，当然波形可能并不是一个规则的，只是说在