基于FPGA的频率测量计的设计幻灯片课件.pptVIP

毕设题目：基于FPGA的频率测量计的设计 班级： 学生： 学号： 基本原理 频率：周期性信号在单位时间(1秒)内变化的次数。 采用直接测频法：闸门时间为1秒，信号跳变的次数进行计数F=N/T 整体结构设计 底层模块化设计 分频模块 1 t计数翻转 当VHDL文本编译成功后， Files Create symbol files for current file 生成对应的实体 模块图，用于顶层设计 调用，混合输入 替代例化步骤 闸门控制器 是计数器 时间闸门打开、计数清零，锁存器 数据锁存 时序协调分配中枢 计数器 100MHz的测量范围 十进制计数需要8位 先设计单个10进制数实体 再八个进行级联 锁存器 使数据显示更加平稳减少因计数或清零造成的数据抖动 数据的传送覆盖 4位级联 顶层设计 建立顶层工程 将底层模块及VHDL文件加入 由于底层模块的功能的独立性 可以如同普通器件一样直接连接构成硬件电路 管脚定义下载 实物展示 谢谢