电路设计规范(中兴—Cadence-Allegro).docxVIP

CUSIIC 内部公开▲ CDMA?事业部设计开发部 电路设计规范 版本：2.0 修订日期：2005?年?11?月 中兴通讯股份有限公司 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第?1?/?74?页 版本号 变更日期 变更内容简述 备注 1.0 2003.11 《Schematic?Checklist》初稿 2.0 2005.11 重新整理编撰 内部公开▲ 版本变 版本变更说明 第?2?/?74?页 内部公开▲ 关?于本?文档 中兴通讯股份有限公司?CDMA?事业部设计开发部《电路设计规范》（以下简称《规范》）为原理图 设计规范文档。本文档规定和推荐了?CDMA?设计开发部在原理图设计中需要注意的一些事项，目的是 使设计规范化，并通过将经验固化为规范的方式，避免设计过程中错误的发生，最终提高产品质量。 使?用方?法 《规范》制图部分以?Cadence?平台?Concept?HDL?原理图工具为依据，但其大部分内容不局限于该 工具的约束。 《规范》总体上由检查条目、详细说明、附录?3?部分构成。“检查条目”部分浓缩了各种规范条款 和经验，以简明扼要的形式加以描述。对部分条目内容，在“详细说明”部分进行了解释和举例，通过 Ctrl?–?左键点击可以跟踪到相应位置。建议在阅读条目的同时，对详细说明进行阅读，理解检查项的意 义，并主动避免异常出现。 《规范》中检查项共有三种等级：“规定”，“推荐”和“提示”。 标记为“规定”的条目在设计中必须遵守，如果因为设计实际需要不能遵守其中某些条款，则必须 进行说明并经过评审确认。说明文档同原理图评审异常记录、原理图一同基线。 标记为“推荐”的条目为根据一般情况推荐遵守的内容。建议开发工程师在设计时阅读推荐该部分 的内容和说明，根据实际设计情况选择恰当的设计实现。 标记为“提示”的条目，一般是难以从原理图角度检查的问题和很难有结论的问题，不做规范约束， 提醒开发工程师在设计中注意相关问题，避免出错。 《规范》只能涵盖硬件原理图设计中已知的常见问题，所以在开发过程和评审/走查过程中不排除 《规范》之外的设计异常，开发/评审人员应该根据经验对这些问题进行处理。 在?开发?过程中?使用 硬件开发工程师必须了解《规范》的内容并在开发中遵循《规范》的指导，在设计完成之后要进行 自查。 在?同行评审/走查过程中使用 规范的检查条目部分抽出单独成为《原理图检查单》，评审人员必须了解《规范》并按照《检查单》 的每一条目对原理图进行检查。 培?训中?使用 《规范》中包含了大量设计开发部积累的硬件开发知识和经验，可以作为学习使用。硬件工程师可 以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验。 修?订 本文档在编写和积累过程中不可避免的有疏漏和错误之处，同时产品开发、归档的规范也可能发生 变化。如果发现本文档中有错误、遗漏、不可实施等各类问题，应在?ClearQuest?上直接提出故障项（提 变更库中提文档故障，选择?3G?硬件平台），跟踪解决。 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第?3?/?74?页 内部公开▲ 目 录 第一部分?检查条目? 5 1. 原理图制图规范?5 2. 电路设计?7 2.1 通用要求?7 2.2 逻辑器件应用?8 2.3 时钟设计?9 2.4 保护器件应用?10 2.5 可编程逻辑器件?10 2.6 电源设计?11 2.7 其他应用经验?12 3. 可靠性设计?14 4. 信号完整性/电源完整性设计?15 5. 系统相关设计?16 6. 可生产性设计?17 7. 可测试性设计?17 7.1 JTAG??17 7.2 测试点?18 7.3 电路可测试性?18 7.4 系统可测试性?18 第二部分?详细说明? 19 1. 原理图制图规范?19 2. 电路设计?25 2.1 通用要求?25 2.2 逻辑器件应用?30 2.3 时钟设计?41 2.4 保护器件应用?46 2.5 可编程逻辑器件?48 2.6 电源设计?51 2.7 其他应用经验?55 3. 可靠性设计?58 4. 信号完整性/电源完整性设计?59 5. 系统相关设计?62 6. 可生产性设计?65 7. 可测试性设计?66 7.1 JTAG??66 7.2 测试点?66 7.3 电路可测试性?66 7.4 系统可测试性?66 附录? 66 附录?1?部门相关资源列表?? 66 参考文献? 66 编后记? 66 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传 第?4?/?74?页 编号 级别 条目内容 备注 1 规定 原理图必须采用公司统一原理图库。 2 规定 原理图应采用?0.100?栅格 3 规定 原理图正文字体设置参照原理图设计规范，采用