基于与非门和D发器的32位加法器的FPGA设计.docxVIP

基于与非门和D触发器的32位加法器 组员：杨吕鹏 张光银 邓文俊 指导老师：周鹰 【摘要】这次的课程设计的任务是设计一个输入范围为-（230-1）~（230-1）的加法器。利用拨码开关输入二进制补码，再将二进制补码转化为串行信号，经过一位全加器后得到计算结果，再将计算结果转化为并行信号输出，并利用LED灯显示计算结果的二进制补码。 本次设计通过开关的闭合和断开来代表电平的高低，继而代表代表1和0来输入所要计算的十进制数的补码。将并行输入转化为串行输出的模块和将串行输入转化为并行输出的模块是由与非门和D触发器构成的移位寄存器。但是，这样并不能保证输出的稳定，所以我们在串入并出的移位寄存器的每个输出后面各加了一个D触发器，只有当32位补码全部并出时，D触发器才会触发，将结果显示，其余时候D触发器将保持上一个输出结果。这样就能确保计算结果的稳定显示。而控制并入串出信号的加载和最后结果稳定显示的控制电路是由与非门和D触发器构成的模32计数器，每次计32个时钟上升沿时便会产生一个上升沿。用来控制移位寄存器移位动作和计数器的时钟信号，是由NE555电路产生的1KHz的脉冲信号。 【关键词】32位加法器：移位寄存器；计数器；NE555 一、设计目的与要求 1、设计目的 1）掌握计数器、移位寄存器的电路设计与工作原理。 2）学会分析各模块之间的时延关系，并调节各个模块之间的时延关系。 3）掌