数字跑表格方案.docxVIP

PAGE 2 PAGE 西南科技大学 设计报告 课程名称： 基于FPGA的现代数字系统设计 设计名称： 基于原理图的数字跑表设计 姓 名： 学 号: 班 级： 指导教师： 西南科技大学信息工程学院 PAGE 4 PAGE 实验目的 1、 设计一个数字跑表，具有复位、暂停、秒表等功能 实验原理 1.完成一个具有数显输出的数字跑表计数器设计，原理图如下图所示。 、 数字跑表计数器原理图 任务分析: 输入端口： 1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。 2）暂停信号PAUSE，当PAUSE=1，暂停计数，当PAUSE=0，正常计数。 3）系统时钟CLK，CLK=50MHz 输出端口： 数码管驱动DATA1，位宽14位，其中，DATA1[7：0]是数 码管显示值，DATA1[14：8]是数码管控制端口 屏蔽未用端口ctr，位宽是2，将未用的两个数码管显示关闭 ?跑表的计时范围为0.01s～59min59.99s，计时精度为10ms；? （2）?具有异步复位清零、启动、计时和暂停功能；? （3）?输入时钟频率为100Hz；? （4）?要求数字跑表的输出能够直接驱动共阴极7段数码管显示. 按照自顶向下设计，应该分为以下模块： 分频将下载板上50MHz时钟分频为周期是0.01秒的时钟，提供给百分计数 计数1百分计数，输入周期是0.01秒的时钟，计数，满100进位，注意个位，十位的不同生成 计数260进制计数器，输入百分位，或者秒位的进位，计数，满60向高位进位，注意个位，十位的不同生成 数码管显示控制驱动数码管数据，显示控制端口。 实验步骤 数码管显示驱动模块的设计 （1）建立工程：file-New Project，并注意器件、EDA工具的正确选择 （2）建立新Verilog HDL模块编辑窗口，选择资源类型为Verilog Module，并输入合法文件名，在文本编辑窗口输入代码。 （3）执行综合得到综合后的电路，并进行功能时序仿真。 2.计数器模块的设计 设计步骤同数码管的设计，并完成模块的设计输入、综合、功能仿真。 3.数码管和计数器组合为一个系统 用Verilog HDL将数码管和计数器组合为一个模块，完成综合、功能仿真，分析波形，修正设计。 4.把电路进行综合的编译之后，锁定引脚，下载到板子上进行实际仿真验证 实验结果及分析 1.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建跑表模块； 时序图 激励文件代码 `timescale 1ns / 1ps module TSET; reg CLK; reg CLR; reg PAUSE; wire [13:0] DATA1; paobiao uut (.CLK(CLK), .CLR(CLR), .PAUSE(PAUSE), .DATA1(DATA1)); initial begin CLK = 0;CLR = 0;PAUSE = 0; #10 CLR=1; #10 CLR=0; forever begin #10 CLK=!CLK; end end Endmodule 解释：过了10时间后clk=1，再过10时间后clk=0；每过10个时间后，clk的值进行一次翻转，从而生成的时钟周期是20个时间单位 锁定引脚 # PlanAhead Generated physical constraints NET CLK LOC = V10; NET CLR LOC = D14; NET PAUSE LOC = C14; NET DATA1[0] LOC = R7; NET DATA1[1] LOC = V7; NET DATA1[2] LOC = U7; NET DATA1[3] LOC = V6; NET DATA1[4] LOC = T6; NET DATA1[5] LOC = P6; NET DATA1[6] LOC = N5; NET DATA1[7] LOC = P7; NET DATA1[13] LOC = N8; NET DATA1[12] LOC = M8; NET DATA1[11] LOC = T8; NET DATA1[10] LOC = R8; NET DATA1[9] LOC = V9; NET