FPGA硬件验证-浙江大学信息与电子工程学院.PPTVIP

set lib_path /home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a set smic_stdlib_path ${lib_path}/synopsys/1.1v/ set smic_iolib_path /home/smic/smic_40/SP40NLLD2RN_3P3V_V0p2/syn/3p3v/ set smic_stdsymlib_path ${lib_path}/Symbol/ set search_path $search_path $smic_stdlib_path $smic_iolib_path \ $smic_stdsymlib_path set target_library [list scc40nll_hs_rvt_ff_v1p21_-40c_basic.db \ scc40nll_hs_rvt_ss_v0p99_125c_basic.db \ scc40nll_hs_rvt_tt_v1p1_25c_basic.db] set link_library [list * SP40NLLD2RN_3P3V_V0p1_ff_V1p21_-40C.db \ SP40NLLD2RN_3P3V_V0p1_ss_V0p99_125C.db \ SP40NLLD2RN_3P3V_V0p1_tt_V1p10_25C.db \ scc40nll_hs_rvt_ff_v1p21_-40c_basic.db \ scc40nll_hs_rvt_ss_v0p99_125c_basic.db \ scc40nll_hs_rvt_tt_v1p1_25c_basic.db] set symbol_library [list SCC40NLL_HS_RVT_V0p1.sdb] 2.准备工艺库3/4 注意：\后面不要跟空格 */78 注意：\前面得有空格 软件启动后 要先查看库添加成功与否 2.准备工艺库4/4 */78 3.读入设计文件1/3 DC提供了下面两种方式读入设计： 1.read命令 2.analyzeelaborate命令（先分析语法等，再构成具体逻辑） */78 3.读入设计文件2/3 read 方式下一次只能读入一个文件，要采取自下而上的方式。 */78 3.读入设计文件3/3 read -format verilog [list \ /home/liuxp/sim/rtl/fsk_modulator.v] read -format verilog [list \ /home/liuxp/sim/rtl/fsk_modulator_pad.v] */78 4.添加约束 工作温度条件 */78 set_operating_conditions -min_library scc40nll_hs_rvt_ff_v1p21_-40c_basic -min ff_v1p21_-40c -max_library scc40nll_hs_rvt_ss_v0p99_125c_basic -max ss_v0p99_125c -analysis_type bc_wc 4.添加约束 */78 4.设置负载 打开电路图，选中要设置负载的输出管脚。 set_load 5 [all_outputs] */78 4.创建时钟 */78 4.创建时钟 create_clock -name clk -period 15 -waveform [list 0 7.5] clk_pad set_clock_latency 1.0 [all_clocks] set_clock_uncertainty -setup 1.0 clk set_clock_uncertainty -hold 0.5 clk set_clock_transition 1 [get_clocks clk] set_dont_touch_network [list clk_pad] */78 5.综合 compile */78 综合前后电路结构比较 综合前 综合后 */78 6.时序报告 report_timing -delay max report_timing -delay min */78 */78 */78 top_pad.sv和top_pad.sdc提供给布局布线工具去做 后端。 在启动软件的目录里面创建netlist目录 命令:mkdir netlist（在Terminal里面输入） 导出.sv文件到netlist目录： write -format