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第2章 EDA设计流程及其工具 原理图输入优点： （1）不需要增加新的相关知识 （2）方法与PROTEL作图相似，设计过程直观，适于初学。 （3）设计方法接近于底层电路布局，易于控制逻辑资源的耗用。 原理图输入缺点： （1）图形文本兼容性差，难以交换和管理。 （2）随着电路规模的扩大，原理图输入越来越困难。 （3）图形文件不兼容，性能优秀的电路模块难以移植和再利用。 （4）难以实现面积、速度以及不同风格的综合优化 （5）由于面对的是硬件模块的选用，无法实现真正意义上的自顶向下的设计方法 全定制法特点： 设计者需要使用全定制版图设计工具来完成，综合考虑 版图的尺寸、位置、互联线等。确定电路的布局布线， 从而达到最优。 优点： 面积利用率最高 性能较好，功耗较低。 设计成本低。 芯片的集成度和工作速度较高 应用范围：通用中小规模集成电路设计、模拟集 成电路、射频级集成器件的设计等。 缺点： 人工参与的工作量大，设计周期长且容易出错。 半定制法：门阵列法、标准单元法、可编程逻辑器件法 （1） 门阵列法：它是一种使用较早的ASIC设计方法。 特点： 预先设计和制造好各种规模的母片，其内部成行成列，等间距的排列。 除金属连线及引线孔以外的各层版图图形均固定不变 每个基本单元由三对或五对晶体管组成，基本单元高度与宽度相等，并按行排列。 优点： 涉及的工艺少，模式规范。 自动化程度高，设计周期短。 造价低，适于小批量的ASIC设计。 缺点： 芯片面积利用率低。 灵活性差，对设计限制的过多。 （2）标准单元法： 预建完善的版图单元库，库中包括以物理版图级表达 的各种电路元件和电路模块“标准单元”。 优点： 比门阵列法具有更灵活的布图方式。 标准单元易于调用，极大地提高设计效率。 布通率达到100%。 设计者能够从设计项目的高层次关注电路的优化和性能问题。 自动化程度高、设计周期短、设计效率高。 由于具有以上优点使得标准单元法应用广泛。 缺点：工艺更新后，标准单元库要随之更新，工作量大。 门阵列法和标准单元法设计ASIC共同的缺点： 无法避免冗杂繁复的IC制造后向流程，而且与IC设计工艺紧 密相关，一旦设计有误，将导致巨大的损失。并且设计 周期长、基础投入大、更新换代较困难。 （3）可编程逻辑器件法： 用可编程逻辑器件设计用户定制的数字电路系统。 它是一种半定制的逻辑芯片，但其内部硬件资源和连线 资源由厂家预先定制好，可以方便通过编程下载重新配 置。 优点： 设计效率高、上市时间短。 2.4 Quartus II简介 2.5 IP 核 * * EDA工程设计流程图 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 2.1 设计流程 应用FPGA/CPLD的EDA开发流程: 2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 图形输入 原理图输入 状态图输入 波形图输入 2. HDL文本输入 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。 2.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。 2.1.3 适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适