计算机组成原理第3章1..pptVIP

周期（时钟周期）: 在每个工作周期中又按不同的分步操作划分为若干时钟周期(也称节拍);节拍 是执行一步分步操作所需的时间 工作周期（也称为机器周期）: 将一条指令从读取到执行完, 按不同的操作阶段划分为若干工作周期, 如取指周期FT, 源周期ST, 目的周期DT, 执行周期ET, 中断周期IT, DMA周期DMAT Thanks ③ 优缺点 优点: 硬件开销小; 缺点: 输入/输出期间, CPU不执行与I/O无关的操作, 实时处理能力差, 并行程度低。 ④ 应用场合 对CPU效率要求不高的场合; 或诊断、调试过程。 ⑤ 应用场合: 用于CPU内部、设备内部、系统总线操作 ? 时序关系简单, 时序划分规整, 控制不复杂; ? 时间安排不合理(缺点)。 ? 控制逻辑易于集中, 便于管理。 ③ 优缺点: ④ 采用同步控制的一些条件 ? 发送、接收部件(或设备)传送时间确定; ? 各部件速度相近, 传送距离较近。 ? 一次通信时间不太长 2、异步控制 各项操作按不同需要安排时间, 不受统一时序控制。 ① 定义: 例. 异步传送操作 ? 主设备: 申请并掌握总线权的设备。 ? 从设备: 响应主设备请求的设备。 ② 特点: 无统一时钟周期划分, 各操作间的衔接和部件之间的信息交换采用应答方式。 总线 发/接 接/发 从设备 主设备 ? 操作流程: 主设备获得总线控制权 主设备询问从设备 主设备发送/接收数据 主设备释放总线控制权 从设备准备好？ Y N 主设备输出端与总线连接 主设备输出端与总线断开 ? 操作流程: 也可以描述为(以读数据为例): 主设备发出RQ请求信号、地址以及读命令 从设备 (2) (RQ信号一直保持有效) 从设备收到主设备命令,将数据放到数据总线上, 主设备 发出应答信号ACK (3) 主设备收到ACK后, 采样数据总线(读数据) 将RQ信号变为无效 (4) 从设备检测到RQ信号无效, 停止驱动数据总线, 将ACK变为无效 从时序上看: RQ Data 时延 ACK 主设备检测到ACK, 采样数据总线 地址/读命令 主设备将RQ变为无效 从设备停止驱动数据总线 将ACK变为无效 主设备 从设备 ? 时间安排紧凑、合理; ? 控制复杂。 ③ 优缺点: ④ 应用场合: 用于异步总线操作(各挂接部件速度差异大、传送时间不确定、传送距离较远等)。 (3) 同步方式的变化 指令周期长度可变, 时钟周期长度不变。 可用计数器指示时钟周期数的变化。 ① 不同指令安排不同时钟周期数 既有一套时序系统, 但不同指令又有不同时序。 时序及控制电路非常复杂。 总线周期长度可变, 时钟周期长度不变。 总线周期(4T) 例. 一个总线周期包含4个时钟周期 时钟 T1 T3 T2 T4 送地址 读/写数据 结束 同步方式 ② 总线周期中插入延长周期 经总线传送一次数据所用的时间(送地址、读/写) 总线周期(5T) 扩展同步方式 时钟 T1 T3 T2 T4 T4 T4 Tw 送地址 读/写数据 结束 Intel80?86系统的总线操作采用了与上述类似的方式。 比如在Intel 80286中, 一次总线操作的基本长度为三个T时钟。 不需要和需要插入Tw的时序如下： (1) 无等待周期的存储器读 Ts Tc Tc Ready Data 地址 CPU采样数据 (2) 需要插入等待周期的存储器读 假设: 每个T为50us, 存储器读数据的建立时间为140us(从地址有效到数据总线上数据有效的时间长度)。 从进入Ts到第二个Tc下降沿为125us, 需要插入一个Tw。 Ready Data 地址 CPU采样数据 Tc Ts Tc Tw 设备请求总线权 RQ/GT CPU使用总线 CPU使用总线 CPU使用总线 设备使用总线 设备 CPU CPU响应, 总线权交设备 设备 CPU 设备释放总线权 CPU 设备 若干时钟 若干时钟 ③ 同步方式引入异步应答 以固定时钟周期作为时序基础,引入应答思想。 例. 用一条总线请求/应答线实现总线权的转移。 3.1.3 控制器分类 控制器的基本构成: 微操作信号序列形成部件 .............. 微操作命令 时序信号及控制 指令译码器 启停控制 指令寄存器 脉冲源 程序计数器 总线控制逻辑 ...... 总线输出 自运算器 自存储器 自外设 控制器分类主要针对上图中的微操作信号序列形成部件。 即: 微操作信号序列形成部件采用什么样的方式产生微操作信号。 更具体的说: 微操作信号序列形成部件采用什么样的硬件构成, 能够根据指令译码器的输出、时序控制信号、以及状态信号等产生微操作信号 微操作信号形成(产生)的方式不同, 导致了控制器设计方法的不同,