基于fpga的浮点协处理器ip核设计-电路与系统专业论文.docxVIP

南京航空航天大学硕士学位论文 南京航空航天大学硕士学位论文 基于 基于 FPGA 的浮点协处理器 IP 核设计 i i ii ii 摘 要 浮点协处理器是现代微处理器体系结构中不可或缺的一部分，通常与主处理器相互配合完 成某些高速度和高精度的数值计算。采用 ASIC 设计的浮点协处理器虽然具有很高的性能，但 设计周期长、实现成本高、灵活性差，不适合于对成本控制严格和灵活性要求高的应用场合。 而 FPGA 是一种半定制电路，它具有开发周期短、成本低、风险小、灵活性高、可在线编程等 ASIC 所没有的特点，同时又在规模上比其他可编程器件拥有更多的门电路数量。IP 核是具有 知识产权的集成电路芯核，是经过反复验证的、具有特定功能的宏模块，它与芯片制造工艺无 关，可以移植到不同的半导体工艺中。集成电路技术的快速发展使得 FPGA 技术越来越成熟， 基于 FPGA 的 IP 核应用越来越广泛。 本文研究开发一种基于 FPGA 的浮点协处理器的 IP 核，能实现 32 位单精度浮点数的加法、 减法、乘法、除法和平方根等浮点运算，支持四种舍入模式：向最近偶数舍入、向零舍入、向 正无穷舍入和向负无穷舍入。采用三级流水线技术对设计进行优化，使加法运算性能由单周期 的 58.3MHz 提高到流水线的 131.5MHz，比文献中同类设计的性能高出 79.8%，乘法运算性能 由单周期的 69.3MHz 提高到流水线的 123.8MHz，比文献中同类设计的性能高出 54.7%。采用 多周期算法完成除法和平方根运算的设计，性能分别达到 100.0MHz 和 96.1MHz。对所有运算 采用第三方浮点测试集生成的 200 万个测试向量进行仿真，仿真结果验证了其逻辑功能的正确 性。在 Virtex-5 开发板上对设计进行 FPGA 原型验证，结果表明该 IP 核各运算模块功能与仿真 结果一致，且达到了时序分析的性能。设计充分发挥了 FPGA 的优势，具有开发周期短、可移 植性强等特点，可以应用于对设计灵活性要求高的实时数据处理领域。 关键词：浮点协处理器，IEEE-754，IP 核，FPGA ABSTRACT Floating-point co-processor is an integral part of the architecture of modern microprocessor, usually cooperates with the main processor to complish certain high-speed and high precision numerical calculations. ASIC designs of floating-point co-processor usually have high performance, but cannot avoid the limits of long design cycle, high implementation cost, inflexibility, therefore are not suitable for cost and flexibility sensitive applications. FPGA is a semi-custom intergrated circuit, which has the characteristics of short development cycle, low cost, low risk, high flexibility and online programming, which ASIC does not have, while has more gates than other programmable logic devices in the scale. IP core is an integrated cicuit core, which has intellectual property. It is a macro module with specific functions verified repeatedly, which has nothing to do with the chip manufacturing process, feasilbe to various semiconductor processes. The rapid development of integrated circuit technology makes FPGA technology become more mature, and FPGA-based IP core more widely used.