IntelStratix10高速LVDSIO用户指南.PDF

® ® Intel Stratix 10 高速 LVDS I/O 用户 指南 ® ® 针对 Intel Quartus Prime 设计套件的更新： 18.1 订阅 UG-S10LVDS | 2018.11.12 反馈 官网最新文档：PDF | HTML 内容 内容 ® ® 1. Intel Stratix 10 高速 LVDS I/O 概述 4 1.1. Intel Stratix 10 LVDS 通道支持 5 1.2. Intel Stratix 10 GPIO Banks，SERDES 和 DPA 位置 5 2. Intel Stratix 10 高速 LVDS I/O 体系结构和功能 6 2.1. Intel Stratix 10 LVDS SERDES I/O 标准支持 6 2.2. LVDS 发送器可编程 I/O 功能 7 2.2.1. 可编程预加重 7 2.2.2. 可编程差分输出电压 8 2.3. SERDES 电路 8 2.4. Intel Stratix 10 器件中的差分发送器 9 2.4.1. Intel Stratix 10 器件中的发送器模块 10 2.4.2. DDR 和 SDR 的串行器旁路操作 10 2.5. Intel Stratix 10 器件中的差分接收器 11 2.5.1. Intel Stratix 10 器件中的接收器模块 11 2.5.2. Intel Stratix 10 器件中的接收器模式 15 3. Stratix 10 高速 LVDS I/O 设计考量 18 3.1. Intel Stratix 10 器件的 PLL 和时钟 18 3.1.1. 时钟差分发送器18 3.1.2. 时钟差分接收器19 3.1.3. 指南：LVDS 参考时钟源 19 3.1.4. 指南：将整数 PLL 模式下的 PLL 用于 LVDS20 3.1.5. 指南：使用 PLL 的高速时钟仅对 LVDS SERDES 提供时钟 20 3.1.6. 指南：差分通道的管脚布局 20 3.1.7. LVDS 接口的外部 PLL 模式 23 3.2. 源同步时序预算 28 3.2.1. 差分数据定向 29 3.2.2. 差分 I/O 位位置 29 3.2.3. 发送器通道至通道偏斜 30 3.2.4. Non-DPA 模式的接收器偏斜裕量 31 3.3. 指南：LVDS SERDES IP 核例化 32 3.4. 指南：Soft-CDR 模式的 LVDS SERDES 管脚对 33 3.5. 指南：相同 I/O Bank 中的 LVDS 发送器和接收器 33 3.5.1. 使用双工功能 33 3.5.2. 使用外部 PLL33 4. Intel Stratix 10 高速 LVDS I/