基于arm9的高速缓存和内存管理单元的电路设计与实现-通信与信息系统专业论文.docxVIP

万方数据 万方数据 THE CIRCUIT DESIGN AND REALIZION OF CACHE AND MMU BASED ON ARM9 A Master Thesis Submitted to University of Electronic Science and Technology of China Major: Communication and Information System Author: Zhang Wei Advisor: Prof. Guangjun Li School : Communication and Information Engineering 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 作者签名： 日期： 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定） 作者签名： 导师签名： 日期： 年 月 日 摘 要 摘 要 微处理器（Micro Processor）设计的难题之一在于其有限的片内存储器资源 不能满足日益增大的用户程序的需求。通常，设计者会采用大容量的片外存储器 来解决上述问题。但是，微处理器的高速工作频率与片外存储器的低速读取速度 不在一个数量级上，这在很大程度上会限制微处理器的性能和效率。在现代微处 理器中，多层次存储体系成为了缩小存储器间距（Memory Gap）的有效方案，即 在微处理器和主存储器之间插入一级或多级高速缓存（Cache），以减少微处理器 对低速存储器的访问次数。因此，设计一款高性能的高速缓存对于提高微处理器 的性能及效率至关重要。 随着嵌入式产品的不断发展，人们对嵌入式设备的要求也越来越高。在现代 微处理器中，运行的不仅仅是单个应用程序，往往还需要运行一些复杂的嵌入式 操作系统（Embedded Operation System），如 Linux、Windows CE、Android 等。 这些多任务的操作系统在执行进程切换时以及各进程间地址空间保护上，需要内 存管理单元（MMU）的支持。由此可见，内存管理单元也是现代微处理器设计的 核心技术之一。 本文正是针对上述问题，以 ARM9 软核为主要的研究对象，设计了与该内核 相匹配的高速缓存和内存管理单元。本文首先从高速缓存和内存管理单元的体系 结构、工作原理、涉及的算法和设计要素等方面入手，深入地分析了各项参数对 设计的影响；在充分考虑了产品的使用环境、面积和功耗等因素之后，确定出了 高速缓存和内存管理单元的各项参数和电路结构，并制定设计方案。接着，根据 设计方案，本文采用自顶向下的设计方法，用较长的篇幅详细地介绍了电路设计 的过程。最后，分别对设计进行了模块仿真、软硬件协同仿真、综合和静态时序 分析以及原型验证，并对设计的性能进行了分析。 实验结果表明，本文设计的高速缓存和内存管理单元功能完全正确，在基准 测试程序下的命中率达 97.81%，加入了高速缓存和内存管理单元之后，存储器的 性能提升为 2.11 倍。 关键词：微处理器，ARM9，高速缓存，内存管理单元 I ABSTRACT ABSTRACT One of the problems to design the micro-processor is that the limited of memory-on-chip fails to meet the increasing demand. Usually, designers would adopt external memories with large volume to solve the problem mentioned above. However, the high frequency of micro-processor and the read speed of low rate memories are not in the same order of magnitude. It will limit t