第4章 F282 时钟与控制系统.pptVIP

GPxQUAL：输入限定控制寄存器 A、B、D、E这4组通用IO量化寄存器（GPxQUAL),是在当A、B、D、E这四组IO引脚作为输入引脚的时候对输入脚指定的采样周期用的。其实就像AD一样，只不过这里的输入引脚只采集高低电平而已。如果你的输入信号为2kHz的方波占空比为50%,你的采样周期如果取得比它低就会丢失信息，取得过高，当然就会把输入信号中的噪声引入，所以你要定义GPxQUAL和你的输入信号大致匹配，也就是他手册里讲的可以消除外部噪声信号。其实一般场合io信号的噪声不多，你把它定义成和sysclkout同步，一般没问题。 教程的例子分析 F2812的时钟及看门狗 时钟单元基本结构： F2812内部集成了振荡器、PLL、看门狗及工作模式选择等控制电路 P95 F2812芯片上设计了一个相位锁定模块(PLL)，这个模块将会提供整个芯片所需频率源。 PLL提供了4 位(PLLCR[3:0])的PLL倍率选择，共10种放大倍率，可动态改变CPU的频率。 C28x Osc / PLL 时钟模块 C28x Osc / PLL 时钟模块 时钟模块的两种模式： PLL未被禁止的情况下（旁路或使能），使用外部晶振给 2812 提供时钟信号，使用 X1/CLKIN 引脚和 X2 引脚； PLL 被禁止的情况下，旁路片内振荡器，由外部时钟源提供时钟信号，即将外部振荡器的信号输入到X1/XCLKN引脚，此时 X2引脚悬空。 C28x Osc / PLL 时钟模块 时钟输入信号 XCLKIN 和时钟模块输出信号CLKIN 之间的关系： C28x Osc / PLL 时钟模块 平常使用的是第 3 种方式，即 PLL 使能。通常采用 30M 的晶振来给 2812提供时基。当PLLCR 的DIV 位被设置成最大值，即1010 的时候，CPU 的时钟将达到 150MHZ，是2812所能支持的最大时钟频率。 C28x Osc / PLL 时钟模块 所有外设电路的频率都是由SYSCLKOUT经过除频而来，F2812将所有外设分成两类，分别是： 1.高速外设：包括事件管理模块(EVA，EVB)及ADC。 2.低速外设：包括SCI-A/B、SPI、McBSP。 HSPCLK：高速外设的频率，可经由HISPCP缓存器改变其频率。 LSPCLK：低速外设的频率，可经由LOSPCP缓存器改变其频率。  2812芯片内各种时钟信号的产生情况 时钟单元寄存器 P98 外设时钟控制寄存器 p99PCLKCR @ 701Ch 外设时钟控制寄存器PCLKCR @ 701Ch 高速外设时钟预定标寄存器功能定义p100 HISPCP @ 701Ah 低速外设时钟预定标寄存器功能定义p101 LOSPCP @ 701Bh 看门狗定时器 2812 的看门狗电路有一个 8 位的看门狗加法计数器 WDCNTR，无论什么时候，如果 WDCNTR 计数到最大值时，看门狗模块就会产生一个输出脉冲，脉冲宽度为 512 个振荡器时钟宽度。 为了防止看门狗加法计数器WDCNTR溢出， 通常可以采用两种方法： 一种是禁止看门狗，即使得计数器WDCNTR无效； 另一种就是定期的“喂狗” ，通过软件向负责复位看门狗计数器的看门狗密钥寄存器（8 位的 WDKEY）周期性的写入 0x55+0xAA，紧跟着 0x55 写入 0xAA 能够清除WDCNTR。写任何其他的值都会使看门狗立即复位。 看门狗定时控制寄存器 WDCR @ 7029h 系统控制和状态寄存器SCSR @ 7022h 低功耗模式 PCLKCR(外设频率控制寄存器)是用来允许或禁能各个外设模块的时钟，当外设要使用时就必需将其时钟允许，如此一来外设才能使用，而若不需使用的外设，可以将其关掉，如此可以达到节省功率的作用。 PCLKCR寄存器 看门狗定时器模块 6位计数器 CLR /2 /4 /8 /16 /32 /64 OSCCLK 系统复位 101 100 011 010 001 000 111 110 ? ? ? ? 8位看门狗 计数器 CLR 1个周期 延时 看门狗复位 key寄存器 55 + AA 探测器 ? Good Key Bad Key 1 0 1 ? ? ? ? / / 3 3 WDCR . 2 - 0 WDCR . 6 WDPS WDDIS WDCR . 7 WDFLAG WDCNTR . 7 - 0 WDKEY . 7 - 0 WDCR . 5 - 3 WDCHK 2-0 Bad WDCR Key /512 Output Pulse WDRST WDINT SCSR .1 WDENINT ? ? ? SCSR . 0 WDOVERRIDE P103