第六章 CPLFPGA的常用设计.pptVIP

西安邮电学院电信系 罗朝霞 西安邮电学院电信系 罗朝霞 三、半整数分频器设计 半整数分频器的设计相对整数分频器要复杂。它的实现方法是：首先需要设计一个计数器，计数器的模为分频系数的整数部分加1；然后设计一个扣除脉冲的电路，并把它加在计数器的输出之后；这样便可以得到任意半整数的分频器。 例 设计一个分频系数为2.5的分频器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt6 IS PORT(clk:IN STD_LOGIC; div25:OUT STD_LOGIC); END cnt6; ARCHITECTURE divcnt OF cnt6 IS CONSTANT cst:STD_LOGIC_VECTOR(1 DOWNTO 0):=11; SIGNAL temp:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL clktemp,div2,divtemp:STD_LOGIC; BEGIN clktemp=clk xor div2; p1:PROCESS(clktemp) BEGIN IF (clktempEVENT AND clktemp=1) THEN IF (temp=0) THEN temp=cst-1; divtemp=1; ELSE temp=temp-1; divtemp=0; END IF; END IF; END PROCESS; p2:PROCESS(divtemp) BEGIN IF (divtempEVENT AND divtemp=1) THEN div2=not div2; END IF; END PROCESS; div25=divtemp; END divcnt; 上述分频器的时序仿真波形如下图所示。 一、只读存储器(ROM) 二、随机存储器(RAM) 三、顺序存取存储器（SAM） 一、只读存储器(ROM) 只读存储器是一种重要的时序逻辑存储电路，它的逻辑功能是在地址信号的选择下从指定的存储单元中读取相应的数据。由于只读存储器只能进行数据的读取而不能修改或写入新的数据，因此它一般不能用来存储动态数据。 * 6.1 基本数学运算模块 6.2 分频器设计 6.3 存储模块设计 6.4 状态机设计 一、加法器 二、减法器 三、乘法器 一、加法器 加法是最基本的算术运算。无论减法、乘法、除法或其他运算最终都要分解为加法运算。加法器是数字电路中最常用﹑最基本的算术运算单元电路。 加法器的实现方法有很多，下面介绍几种常用的加法器设计方法。 1、串行进位加法器 2、并行进位加法器 3、流水线加法器 1、串行进位加法器 串行进位加法器是最简单的加法器结构，它是将多个一位全加器串联构成的，其中前一级的进位输出作为后一级的进位输入，故该加法器又称为行(xing)波进位加法器。 串行进位加法器的优点是结构简单，实现方便；缺点是速度慢，这是因为位数为N的加法运算会产生N-1级迟延，位数越多迟延越大。 例6-1 例1：设计一个8位的串行进位加法器。 设计8位串行进位加法器首先需要设计一个1位全加器，然后将八个1位全加器级联起来即可。 全加器的设计采用结构化的设计方法。先设计一个半加器电路，然后由半加器和门电路构成全加器。 半加器电路如图6-1所示。半加器电路有两个输入端a、b，两个输出端s、c。输入出之间的逻辑函数表达式为： s＝a⊕b c＝a＆b 全加器电路如图6-2所示。全加器电路有三个输入端a、b、c，两个输出端sum、co。输入、输出之间的逻辑函数表达式为： sum＝a⊕b⊕c