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第1节 组合逻辑和时序逻辑 来源：/book/09-03/8331410070307.html??????? 通过前面各章的学习可知，Verilog HDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。然而事实刚好与此相反，这是因为：首先，可综合设计是用来构建硬件平台的，因此对设计的指标要求很高，包括资源、频率和功耗，这都需要通过代码来体现；其次，在实际开发中要利用基本Verilog HDL语句完成种类繁多的硬件开发，给设计人员带来了很大的挑战。所有的仿真语句只是为了可综合设计的验证而存在。为了让读者深入地理解可综合设计、灵活运用已学内容，本章将可综合设计中的基本知识点和难点提取出来，融入Verilog HDL语法以及开发工具等诸多方面，以深入浅出的方式向读者说明设计中的难点本质。 8.1 组合逻辑和时序逻辑??????? 数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。掌握组合逻辑和时序逻辑的区分手段与实现方法是数字系统设计的基本要求。??????? 8.1.1 组合逻辑设计??????? 1．组合逻辑概念??????? 组合逻辑是Verilog HDL设计中的一个重要组成部分。从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输