第4章VerilogHDL常用电路设计.ppt

第4章 Verilog HDL常用电路设计 4.1 常用组合逻辑电路设计 4.2 常用时序逻辑电路设计 4.3 小结 4.1 常用组合逻辑电路设计 4.1 常用组合逻辑电路设计 数据选择器 译码器 加法器 乘法器 比较器 ALU 三态总线 三态总线 三态总线 三态总线 4.2 常用时序逻辑电路设计 4.2 常用时序逻辑电路设计 D触发器和锁存器 寄存器 寄存器 移位寄存器 计数器 计数器 分频器 分频器 分频器 分频器 程序存储器 ROM 数据存储器 RAM P104 T1、2、3、4、 5、 6、 7、8 * * 1 数据选择器 2 译码器 3 加法器 4 乘法器 5 比较器 6 ALU 7 三态总线 【例4-1】 参数型n位，mx1数据选择器 module multiplexer_N( X1,X2,X3,X4, sel,Y); parameter N=8; //该参数定义了一个（8位）的4选一多路选择器 input[N-1: 0] X1,X2,X3,X4; input[1:0] sel; output reg [N-1: 0] Y; always @(sel,X1,X2,X3,X4) case(sel) 2b00: Y = X1; 2b01: Y = X2; 2b10: Y = X3; 2b11: Y = X4; endcase