数电ch3-TTL逻辑门电路.ppt

1. 门电路直接驱动显示器件 3.8.2 门电路带负载时的接口电路 门电路的输入为低电平，输出为高电平时，LED发光 当输入信号为高电平，输出为低电平时,LED发光 解：LED正常发光需要几mA的电流，并且导通时的压降VF为1.6V。根据表3.3.4查得，当VCC=5V时，VOL=0.1V，IOL(max)=4mA。因此ID取值不能超过4mA。限流电阻的最小值为 例3.8.2 试用74HC04六个CMOS反相器中的一个作为接口电路，使门电路的输入为高电平时，LED导通发光。 2. 机电性负载接口 用各种数字电路来控制机电性系统的功能,而机电系统所需的工作电压和工作电流比较大。要使这些机电系统正常工作，必须扩大驱动电路的输出电流以提高带负载能力，而且必要时要实现电平转移。 如果负载所需的电流不特别大，可以将两个反相器并联作为驱动电路，并联后总的最大负载电流略小于单个门最大负载电流的两倍。 如果负载所需的电流比较大，则需要在数字电路的输出端与负载之间接入一个功率驱动器件。 1. 多余输入端的处理措施 3.8.3 抗干扰措施 以不改变电路工作状态及稳定可靠为原则。 一是与其他输入端并接，二是直接接电源或地。与门、与非门输入端接电源。或门、或非门输入端接地。 在直流电源和地之间接去耦合滤波电容，滤除干扰信号。 2. 去耦合滤波电容 将电源地和信号地、模拟和数字地分开。印刷版的连线尽量短,以去除寄生干扰。 3. 接地和安装工艺 传统封装的2输入与非门 3.8.4 小逻辑和宽总线系列 相比传统逻辑器件，小逻辑芯片体积更小。它是作为大规模可编程逻辑器件的补充或接口。用来修改或完善大规模集成芯片之间连线或外围电路连线。 小逻辑封装的2输入与非门 1.小逻辑电路 宽总线是指将多个相同的单元电路封装在一起，以减少体积、改善电路性能，满足计算机、信息传输等设备的总线传输需求。 2.宽总线电路 使能 输入A 输出Y L H L L L H H × 高阻 74AUC16240内部有16个三态输出缓冲器，分成4组，如图(下一页)。使用时，可连成16位、两组8位或其他形式。 74AUC16240功能表 2.宽总线电路 74AUC16240 3.9 用VerilogHDL描述CMOS门电路 用VerilogHDL对MOS管构成的电路建模，称为开关级建模，是最底层的描述。 用关键词nmos、pmos定义NMOS、PMOS管模型。rnmos、rpmos定义输入与输出端存在电阻的NMOS、PMOS管模型。 关键词supply1、supply0分别定义了电源线和地线。 3.9.1 CMOS门电路的Verilog建模 1、设计举例 module NAND2 (L,A,B); //IEEE 1364—1995 Syntax input A,B; //输入端口声明 output L; //输出端口声明 supply1 Vdd; supply0 GND; wire W1; //将两个NMOS管之间的连接点定义为W1 pmos (L,Vdd,A); //PMOS管的源极与Vdd相连 pmos (L,Vdd,B); //两个PMOS管并行连接 nmos (L,W1, A); //两NMOS管串行连接 nmos (W1,GND, B); //NMOS管的源极与地相连 endmodule 试用Verilog语言的开关级 建模描述CMOS与非门。 说明 部分 电路 描述 用关键词cmos定义传输门模型。 cmos C1(输出信号, 输入信号, TN管控制信号, TP管控制信号); 3.9.2 CMOS传输门电路的Verilog建模 module mymux2to1 (A, B, L); //IEEE 1364—1995 Syntax input A, B; //输入端口声明 output L; //输出端口声明 wire Anot, Bnot; //声明模块内部的连接线 inverter V1(Anot, A); //调用底层模块inverter，见下一页 inverter V2(Bnot, B); cmos (L, Anot, B, Bnot); //调用内部开关元件 cmos (L, A, Bnot, B); //(output,input,ncontrol,pcontrol) endmodule 例：用Verilog语言的开关级 建模描述下列异或门。 //CMOS反相器 module