第5章(2)总线的形成及总线周期解析.ppt

8088/8086的工作方式及总线的形成 8088/8086有两种工作方式：最小模式和最大模式。  最小模式 构成小规模的应用系统。 8088本身提供所有的系统总线信号。 最大模式 构成较大规模的应用系统，例如可以接入数值协处理器8087。 8088和总线控制器8288共同形成系统总线信号。 两种组态模式利用MN/MX*（第33引脚）进行控制 MN/MX*接高电平，8088/8086工作在最小模式。 MN/MX*接低电平，8088/8086工作在最大模式。   8086/8088最小模式下的配置 应用于小规模的微机处理系统，3片8282锁存20位 地址信息，1片8286作为8位数据收发器 最小模式的总线形成 AD7～AD0 A15～A8 A19/S6～A16/S3 +5V ALE 8282 STB 系统总线信号 A19～A16 A15～A8 A7～A0 D7～D0 IO/M* RD* WR* 8282 STB 8282 STB 8286 T OE* MN/MX* IO/M* RD* WR* DT/R* DEN* OE* OE* OE* （1）20位地址总线—— 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线—— 采用数据收发器8286进行驱动 （3）系统控制信号—— 由8088引脚直接提供 8086/8088最大模式下的配置 最大组态模式的引脚定义 8088的数据/地址等引脚在最大组态与最小组态时相同。两种模式公用的引脚定义有:  AD0～AD7 :分时复用的地址数据线。双向。 A15～A8: 地址引脚，输出  A19/S6～A16/S3 :分时复用，输出引脚。  RD ：读，三态输出 MN/MX* SS0  READY：准备就绪，输入。插入Tw状态   TEST：输入，测试信号。等待状态结束   INTR：输入，可屏蔽中断请求。   NMI：输入，非可屏蔽中断请求，上升沿有效。  RESET：输入，复位。CPU从FFFF0H开始执行程序。   CLK：输入，时钟，处理器和总线控制器定时操作   Vcc：电源，+5V。 GND ：地线（两个），分别为引脚1和20； 部分控制引脚不相同，由总线控制器8288译码产生系统控制信号。 S2*、S1*、S0* （26 、 27 、 28引脚）：状态信号 LOCK*（29引脚）：总线封锁信号 QS1、QS0（24 、 25引脚）：指令队列状态信号 RQ*/GT0*、RQ*/GT1*（ 30 、 31引脚）：总线请求/同意信号 微处理器工作时序 时序（Timing）是指信号高低电平（有效或无效）的变化及相互间的时间顺序关系。 处理器时序描述了CPU在实现总线操作时引脚信号高低电平（有效或无效）的变化及相互间的时间顺序关系。 总线操作是指CPU通过系统总线对外部部件的各种操作。8088的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作 CPU正在进行内部操作、并不进行实际对外操作的空闲状态TW 指令周期、总线周期和时钟周期概念 指令周期：指一条指令经取指、译码、读写操作数到执行完成的过程，由若干总线周期组成。 总线周期：CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程。在8086/8088中，一个总线周期至少包括 4个T周期。 T周期（时钟周期）：CPU处理动作的最小单位。就是时钟信号CLK的周期。 典型的总线周期 存储器读/写总线周期：任何一次存储器读操作都对应一个存储器读总线周期，任何一次存储器写操作都对应一个存储器写总线周期。 I/O读/写总线周期：执行IN指令将引起一次I/O读总线周期，执行OUT指令将引起一次I/O写总线周期。 CPU响应可屏蔽中断时引起一次中断响应总线周期。 CPU在执行总线操作时，如何实现CPU与存储器或I/O端口的时序同步？ 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插入等待周期（Tw）等待慢速部件（I/O和存储器） 存储器写总线周期 存储器写总线周期 T1状态 — 输出20位存储器地址A19～A0 IO/M* — 输出低电平，表示存储器操作； ALE — T1输出正脉冲，表示数据/地址复用线输出地 址； T2 输出负脉冲。 T2状态 — 输出控制信号WR*和数据D7～D0 T3和Tw状态 — 在T3的前沿采样READY。若有 效，T3结束后进入T4 ；若无效，则插入Tw。 T4状态 —在T4前沿采样数据线，完成数据传送。 I/O写总线周期 I/O写总线周期 T1状态——输出16位I/O地址A15～A0 IO/M* 输出高电平，表示I/O操作； ALE 输出正脉