吉林大学《数字电力路设计基础》课程 —— vhdl 2.pptVIP

可编程器件及数字系统设计 一、VHDL概述 一、VHDL概述 VHDL语言的程序结构 LIBRARY（USE）----- 库 PACKAGE ------------- 程序包集合 ENTITY -------------- 实体 ARCHITECTURE ----- 结构体 CONFIGURATION ---- 配置语句 一、VHDL概述 Library std; Use std.standard.all; Entity and2 is Port( a,b : in bit; c : out bit); End and2; Architecture a1 of and2 is Begin c = a and b; End a1; 一、VHDL概述 Package （程序包）包含很多子元件，相当于子程序。 Library（库）是Package（程序包）的集合。 作用：声明在实体和结构体定义中将用到的 数据类型、元件或子程序等。 声明格式： Library IEEE; Use IEEE.STD_Logic_1164.All 一、VHDL概述 一、VHDL概述 端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个“设计实体”或模块） IN OUT BUFFER INOUT 一、VHDL概述 一、VHDL概述 （4）CONFIGURATION部分 作用： 当实体有多个结构体时，利用CONFIGURATION语句来为实体选择一个结构体，作为内部电路结构。 定义格式： Configuration 配置名 of 实体名 is for 选用的结构体名 end for； end configuration 配置名 ； 结构框图 一、VHDL概述 标识符的定义原则： （1）标识符由字母、数字和下划线组成，a7_； （2）在标识符不区分大小写，ab和AB是一样的； （3）第一个字符必须是字母，即a666； （4）不允许有两个连续的下划线，a__b错误； （5）末尾不能是下划线，mname_错误； （6）标识符不能和关键字相同,如Entity,is等。 一、VHDL概述 设计范例：2输入与门 一、VHDL概述 一、VHDL概述 Architecture Na of and2 is Begin c =’0’ when a=’0’ and b = ‘0’ else ’0’ when a=’1’ and b = ‘0’ else ’0’ when a=’0’ and b = ‘1’ else ‘1’; -- 符号=为信号直接赋值符。 End Na; -- 结构体Na Architecture Nb of and2 is Begin c = a and b; -- and 为逻辑与操作 End Nb; --结构体Nb 一、VHDL概述 Configuration s1 of and2 is for na end for; end configuration s1; --结构体配置结束。 二、VHDL数据类型与数据对象 在VHDL程序中，我们经常会遇到这样的语句： Signal A : std_logic; Variable B : std_logic_vector(7 downto 0); Constant C : integer; 二、VHDL数据类型与数据对象 数据对象 二、VHDL数据类型与数据对象 信号 定义格式 Signal 信号名称: 数据类型 [:=初始值]； 信号相当于电路内部元件之间的物理连线,因 此信号的赋值有一定的延迟时间. 二、VHDL数据类型与数据对象 数据对象 二、VHDL数据类型与数据对象 二、VHDL数据类型与数据对象 二、VHDL数据类型与数据对象 标准逻辑类型 　Type Std_Logic Is ( ‘U’, -----Undefined ‘X’ , -----Forcing Unknown ‘0’ , -----Forcing 0 ‘1’ , -----Forcing