电工电子学_触发器和时序逻辑电路（PPT87页).pptVIP

第13章 触发器和时序逻辑电路 13.1 触发器 13.1.1 基本 RS 触发器 2. 主从触发器 4. 触发器逻辑功能的转换 13.2 时序逻辑电路 13.2.1 时序逻辑电路的分析 13.2.1 时序逻辑电路的分析 13.2.1 时序逻辑电路的分析 13.2.1 时序逻辑电路的分析 13.2.1 时序逻辑电路的分析 13.2.1 时序逻辑电路的分析 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 13.2.1 时序逻辑电路的分析 13.2.1 时序逻辑电路的分析 13.2.2 寄存器 1. 数码寄存器 2. 移位寄存器 13.2.3 计数器 1. 二进制计数器 四位二进制同步加法计数器级间连接的逻辑关系 2. 十进制计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 分类 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制计数器 (按计数制) 在输入计数脉冲作用下，按二进制规律进行计数的计数器称为二进制计数器。一个计数器所能够计入计数脉冲的数目，称为计数器的计数容量、计数长度或计数器的模。二进制计数器按自然态序循环经历个独立状态（n为计数器中触发器的个数），因此也称为模为的计数器。 同步二进制加法计数器 同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。 触发器均构成触发器，其驱动方程分别为 三位二进制加法计数器状态转换表 该三位二进制加法计数器的时序波形图 综上所述，n位（模）同步二进制加法计数器可由n个触发器构成。通过触发器之间逻辑功能的转换方法，触发器可用触发器也可以用触发器构成。同理，可得n位同步二进制减法计数器的通用驱动方程为 异步二进制加法计数器 异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。 异步二进制加法计数器 异步二进制加法器工作波形 2分频 4分频 8分频 每个触发器翻转的时间有先后，与计数脉冲不同步 CP 1 2 3 4 5 6 7 8 Q0 Q1 Q2 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 (保持功能) (置“0”功能) (置“1”功能) (计数功能) C下降沿触发翻转 SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。 逻辑符号 CP Q J K SD RD Q 例：JK 触发器工作波形 CP J K Q 下降沿触发翻转 （1） 将JK触发器转换为 D 触发器 当J=D，K=D时，两触发器状态相同 D触发器状态表 D Qn+1 0 1 0 1 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 D 1 CP Q J K SD RD Q 仍为下降沿 触发翻转 （2）将JK触发器转换为 T 触发器 T CP Q J K SD RD Q T触发器状态表 T Qn+1 0 1 Qn Qn (保持功能) (计数功能) J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 当J=K时，两触发器状态相同 (3)将 D 触发器转换为 T′触发器 触发器仅具有计数功能 即要求来一个CP， 触发器就翻转一次。 CP Q D=Q D触发器状态表 D Qn+1 0 1 0 1 CP Q Q D 时序逻辑电路在任一时刻的输出不仅取决于该时刻电路的输入，而且还与电路原来状态有关，可见时序逻辑电路具有记忆功能。 按照时序逻辑电路中所有触发器状态的变化是否同步，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路。