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集成电路原理 集成电路概论 集成电路（Integrated Circuit，IC） 芯片（Chip） 硅片（Wafer） 集成电路类型： 功能：数字集成电路、模拟集成电路 结构：单极集成电路、双极集成电路 集成度：SSI, MSI,LSI,VLSI,ULSI,GSI 集成电路的发展 1.材料及器件 1875年 半导体硒 光电导 1906年 提出硅无线电检波 1935年 硅检波二极管 1947年 点接触、结型晶体管 存在的主要问题 电隔离 1959年 Kurt Lehovec提出PN结隔离 Robert Nocye提出平面工艺及氧化层上制作互联线的方法 奠定了半导体集成电路的技术基础 集成度的提高 SSI（100, 100）, MSI（ 1000, 500 ），LSI （ 10E5,2000 ）, VLSI（ 10E7,2000 ）, ULSI （10E9）,GSI （ 10E9 ） 摩尔定律：集成度18个月提高两倍，特征尺寸减少为 集成电路工艺方法 1 薄膜制备技术 1.1 外延薄膜 汽相外延VPE （Vapor phase epitaxy）： 1000℃ 还原反应： SiCl4+2H2=Si+4HCl SiHCl3+H2=Si+3HCl 热分解反应： SiHCl3=Si+2H2 SiH4= Si+2H2 1.2 薄膜淀积 化学气相淀积（CVD）： 常压化学气相淀积（APCVD） 低压化学气相淀积 （LPCVD（0.1-5torr 300-900℃）） 等离子体增强化学气相淀积（PECVD） 高密度等离子体化学气相淀积（HDPCVD） 1.5光刻 接触式（5μ） 接近式（2-4μ）， 扫描投影式（1μ 1:1）， 分步重复式（250-350nm）， 步进扫描式 10μ 负性 1μ 正性 150nm：深紫外步进扫描 90 nm ：极限紫外 65 nm ：电子束 45 nm ：离子束投影 30 nm ： x射线 刻蚀： 干法、湿法 半导体元器件的基本结构 双极晶体管 一. 集成电路的基本制造工艺 1.1 双极集成电路的基本制造工艺 器件的基本结构 3．外延层淀积 4．第二次光刻——P+隔离扩散孔光刻 目的： 在硅衬底上形成孤立的外延层岛，以实现各元件间的电绝缘。 此工艺称为标准隐埋集电极(standard buried collector，SBC) 隔离工艺。 在集成电路中P型衬底接最负电位，以使隔离结处于反偏。 1.2 MOS集成电路的基本制造工艺 1.2.2 CMOS集成电路工艺 第2章 集成电路中的晶体管及其寄生效应 3.1.2 其他常用的集成电阻器 1．发射区(磷)扩散电阻 2.另一种发射区扩散电阻的结构如下图所示，这类发射区扩散电阻可与其他电阻做在一 个隔离岛上，但发射区扩散电阻耍做在一个单独的P型扩散区中，并如图中所示，要使三个PN结都处于反偏由于这种结构有寄生PNP效应，所以需要隐埋层。 发射区扩散电阻可以有两种结构： 1.直接在外延层上扩散N+层来形成，需要单独隔离区。由于外延层的电阻率远高于N+层，所以外延层电阻对发射区扩散电阻的旁路作用可忽略不计。这种结构的发射区扩散电阻不存在寄生效应，所以不需要隐埋层。 发射区扩散电阻主要用来作小阻值电阻和在连线交叉时作“磷桥”用 2．隐埋层电阻 隐埋层的薄层电阻较小，可用来做小电阻。特别便于做与晶体管集电极相连的小电阻 影响隐埋层电阻的工艺因素较多，不易精确控制，所以隐埋层电阻的精度较差。 基区沟道电阻是在基区扩散层上再覆盖一层发射区扩散层，利用两次扩散所形成的相当于晶体管基区的部分作为电阻器 3．基区沟道电阻 ①薄层电阻较大，所以可以用小面积制作大阻值的电阻。 特点： ②电阻是电阻两端外加电压的函数，当外加电压很小时，电阻为常数 ③由于特点②，所以基区沟道电阻只能用于小电流、小电压倩况，多数用作基区偏置电阻或泄放电阻； ④基区沟道电阻的精度很低，因为它没有独立控制因素，而完全由NPN管的基区宽度决定，其电阻值的相对误差50-100% ⑤由于有大面积的N+P结，所以寄生电容较大；又因为其薄层电阻较大，所以基区沟道电阻的温度系数较大，为0.3-0.5%/℃。 外延层电阻是直接利用外延层做成的电阻，两端的N+扩散区是电极的接触区，故又称为“体电阻”。不存在寄生PNP效应，故不需要隐埋层。 4．外延层电阻(体电阻) 特点： (1)外延层的薄层电阻较大,可以做高值电阻 (2)可承受较高的电压，因为其击穿