自动洗衣机控制器ddpp课程设计报告书.doc

word完美格式 精心整理 学习帮手 电子科技大学 数字设计原理与实践 课 程 设 计 报 告 题目：自动洗衣机控制器 姓名：魏玉峰 学号：2012171010009 任务与要求 设计内容：1）进行需求分析，确定总体框架； 2）画出逻辑电路图； 3）对设计电路进行仿真； 设计要求：假设自动洗衣机的定时操作顺序是，洗衣10min，排水2min，脱水3min，然后停止。设计出这个自动洗衣机的控制器。 设计提示：本设计有4个状态，分别为初始状、洗衣系统、排水系统、和脱水状态。当有复位信号时，系统进入循环控制状态，依次执行操作，可从信号灯观察到所处状态。 设计思路的介绍 分析：洗衣机开机后，自动进入循环状态，分别进行洗衣10min，排水2min，脱水3min的操作，然后回到待机状态。任意期间输入复位信号都会重新开始进入循环控制状态。LED指示灯与当前操作对应，处于发光状态。 由以上要求可知，所有状态共4种，分别为初始状态、洗衣状态、排水状态、和脱水状态，即用1个74163计时器，输出的状态与上面一一对应，具体见下表： 0000 待机 0001 洗衣状态 0010 洗衣状态 0011 洗衣状态 0100 洗衣状态 0101 洗衣状态 0110 洗衣状态 0111 洗衣状态 1000 洗衣状态 1001 洗衣状态 1010 洗衣状态 1011 排水状态 1100 排水状态 1101 脱水状态 1110 脱水状态 1111 脱水状态 故可根据上表分别选择输出时的74163对应输出接口。 三、总体方案的选择 经过多次选择与比较最终选择74163,7400来完成电路实现计时功能。将时钟信号设为1/60hz，即每分钟一个上升沿。电路中采用16个4输入与非门，1个12输入与非门，1个2输入与非门，1个3输入与非门。把每一个4输入与非门的四个角分别于74163的Qd、Qc、Qb、Qa相连，而每一个4输入与非门分别对应一个74163的输出状态。当所输出状态对应了洗衣机状态时，总输出状态将产生变化，从而进行当前操作，具体电路图设计如下： Clk为时钟信号1/60hz Input为开关按钮 Clr为复位按钮 Standby代表当前为待机状态 Washing代表当前为洗衣状态 Drainage代表当前为排水状态 Dehydration代表当前为洗衣状态 四、Verilog HDL 代码 module try3( clk, input, clr, Standby, Washing, Drainage, Dehydration ); input clk; input input; input clr; output Standby; output Washing; output Drainage; output Dehydration; wire SYNTHESIZED_WIRE_114; wire SYNTHESIZED_WIRE_115; wire SYNTHESIZED_WIRE_2; wire SYNTHESIZED_WIRE_116; wire SYNTHESIZED_WIRE_117; wire SYNTHESIZED_WIRE_5; wire SYNTHESIZED_WIRE_6; wire SYNTHESIZED_WIRE_7; wire SYNTHESIZED_WIRE_8; wire SYNTHESIZED_WIRE_9; wire SYNTHESIZED_WIRE_10; wire SYNTHESIZED_WIRE_12; wire SYNTHESIZED_WIRE_13; wire SYNTHESIZED_WIRE_16; wire SYNTHESIZED_WIRE_17; wire SYNTHESIZED_WIRE_18; wire SYNTHESIZED_WIRE_23; wire SYNTHESIZED_WIRE_24; wire SYNTHESIZED_WIRE_25; wire SYNTHESIZED_WIRE_34; wire SYNTHESIZED_WIRE_36; wire SYNTHESIZED_WIRE_38; wire SYNTHESIZED_WIRE_39; wire SYNTHESIZED_WIRE_42; wire SYNTHESIZED_WIRE_43; wire SYNTHESIZED_WIRE_44; wire SYNTHESIZED_WIRE_51; wire SYNTHESIZED_WIRE_53; wi