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微机加法器实验报告 　　实验_＿一＿＿　　【实验名称】　　1位加法器　　【目的与要求】　　1.掌握1位全加器的设计2.学会1位加法器的扩展　　【实验内容】　　1.设计1位全加器　　2.将1位全加器扩展为4位全加器3.使4位的全加器能做加减法运算　　【操作步骤】　　1.1位全加器的设计　　写出1位全加器的真值表　　根据真值表写出表达式并化简　　画出逻辑电路　　用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截　　图并粘贴于此　　如果电路设计正确，将该电路进行封装以用于下一个环节2.将1位全加器扩展为4位全加器　　用1位全加器扩展为4位的全加器，画出电路图　　分别用两个4位补码的正数和负数验证加法器的正确性，用quartusII进行功能仿真并对仿真结果进行截图。　　3.将4位的全加器改进为可进行4位加法和减法的运算器　　在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加　　法运算而且还能进行减法运算。画出该电路　　分别用两个4位(转载于:写论文网:微机加法器实验报告)补码的正数和负数验证该电路的正确性，用quartusII进行功能仿真并对仿真结果进行截图。　　【附录】　　一、实验目的　　1、了解加法器的基本原理。掌握组合逻辑电路在QuartusⅡ中的图形输入方法及文本输入方法。　　2、学习和掌握半加器、全加器的工作和设计原理　　3、熟悉EDA工具QuartusII和Modelsim的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。　　4、掌握半加器设计方法　　5、掌握全加器的工作原理和使用方法　　二、实验内容　　1、建立一个Project。　　2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器　　3、进行编译，修改错误。　　4、建立一个波形文件。　　5、对该VHDL程序进行功能仿真和时序仿真Simulation　　三、实验步骤　　1、启动QuartusⅡ　　2、建立新工程NEWPROJECT　　3、设定项目保存路径＼项目名称＼顶层实体名称　　4、建立新文件BlokDiagram/SchematicFile　　5、保存文件FILE/SAVE　　6、原理图设计输入　　元件符号放置通过EDIT_SYMBOL插入元件或点击图标　　元件复制　　元件移动　　元件转动　　元件删除　　管脚命名PIN_NAME　　元件之间连线　　7、保存原理图　　8、编译：顶层文件设置，PROJECT_SetasTop_Level　　开始编译processing_StartCompilation　　编译有两种：全编译包括分析与综合、适配(Fitter)、编程时序分析4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行　　9、逻辑符号生成FILE\Creat/_update_createSymbolFileforCurrentFile　　10、仿真　　建立仿真wenjian　　添加需要的输入输出管脚　　设置仿真时间　　设置栅格的大小　　设置输入信号的波形　　保存文件，仿真　　功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：　　1TOOL/SIMULATORTOOL,在SIMULATORMODE下选择Functional,在SIMULATIONINPUT栏中指定波形激励文件，单击GencratorFunctionalSimulatorNetist,生成功能仿真网表文件。　　四、实验现象　　任务1:逻辑符号生成　　任务2：采用基本逻辑门电路设计，异或设计半加器　　任务3、全加器设计　　逻辑符号：　　原理图：　　结果：　　任务4、用半加器，设计全加器　　五、实验体会　　通过这次实验，初步熟悉了VHDL语言的原理图设计输入。　　计算机科学与技术学院课程实验报告　　课程名称：计算机组成原理姓名：　　实验名称：运算器组成实验年级：XX级学号：教师：　　上机日期：班级：成绩：