电子科技大学EDA技术课件 6_1.PPTVIP

第六章 VHDL设计应用实例 6.1 8位加法器的设计 1、设计思路 多位加法器的构成方式：串行进位 并行进位 串行进位：速度慢、占用资源少 并行进位：速度快、占用资源多 速度性能的进一步改进： 方法1：逻辑综合方式选择（局部逻辑综合方式、 全局逻辑综合方式） 选全局逻辑综合方式： 改进后的速度性能： 方法2：打包（Clique） 打包前的布局分配图： 打包：先点中要打包的元件，选 Assign\Clique 打包后的文件： 打包后重新编译处理，其布局分配图： 打包后的速度性能如下： 方法3：流水线设置 设参数lpm_pipeline = 1，速度性能为： 设参数lpm_pipeline = 2，速度性能为： 6.3 序列检测器的设计 比较例3.9.22 及以下简洁描述 6.4 正负脉宽数控调制信号发生器的设计 * * 串行进位级联加法器： 并行进位电路： Pi = Ai or Bi G = Ai and Bi 速度与资源的折中选择：并行加法器与串行级联 2、4位并行加法器 3、8位二进制加法器 仿真结果： 6.2 8位乘法器的设计 1、选通与门模块andarith 2、16位锁存器reg16b 3、8位右移寄存器sreg8b 4、乘法运算控制器arictl 5、8位加法器adder8b 8位加法器及4位加法程序见6.1节。 或： 6、8位乘法器multi8x8 仿真结果： 8位加法器构成8位乘法器与8位全并行乘法 器性能比较（器件为EPF10K10LC84-3）： 67.11MHz 7.715MHz 最高速度 156/576（27%） 44/576 (7%) 逻辑单元（LC） 8位全并行 乘法器 8位加法器构成8位乘法器 例、 用 lpm_mult、lpm_ff 实现带锁存的4×4 乘 法器，利用综合技术及流水线技术改进性能 系统速度瓶颈： 流水线技术：把一个周期内执行的逻辑操作分成 几步较小的操作，并在多个高速时 钟周期内完成，每个时钟周期采用 寄存器锁存数据。 流水线技术的弱点：增加器件资源消耗，引入附 加的延时。 时钟周期 T = Tco + Tcomb + Tsu ≈Tcomb （忽略 Tco、Tsu） 插入寄存器，分解组合电路： 时钟周期为： T = Tcomb1 或 T = Tcomb2 工作频率 F = 1/T 得到提高。 lpm_mult、lpm_ff 的电路符号： 双击参数区，可进行端口、参数的选择： 经端口、参数选择，编辑后： 仿真结果： 速度性能：（选用EPF10K10LC84-4） 速度性能：（选用EPF10K10LC84-3） * *