触发器实验报告的总结.docxVIP

触发器实验报告总结 　　实验六触发器　　一、实验目的　　1.掌握基本RS、JK、D和T触发器的逻辑功能。2.掌握集成触发器的逻辑功能及使用方法。3.熟悉触发器之间相互转换的方法。　　二、实验原理和电路　　触发器是具有记忆作用的基本单元，在时序电路中是必不可少的。触发器具有两个基本性质：在一定的条件下，触发器可以维持在两种稳定状态之一而保持不变；在一定的外加信号作用下，触发器可以从一种状态转变成另一稳定状态，因此，触发器可以记忆二进制的0或1，被用作二进制的存贮单元。　　触发器根据时钟脉冲输入分为两大类：一类是没有时钟输入的触发器，称为基本触发器；另一类是有时钟脉冲输入端的触发器，称为时钟触发器。　　1.基本触发器　　与非门组成的基本触发器　　，它有两个输出端，两个输入端，逻辑功能见表所示。　　由表可知：①当==1时，该触发器保持原先的1或0状态不变，即稳定状态。　　逻辑图国际符号惯用符号　　图由与非门组成的基本触发器　　②　　=1，1或0状态，由于与非门“有低出高，全高出　　低”新状态一定为：Q为0状态，Q为1状态。　　③=1，端输入负脉冲，则不管原来Q为何状态，新状态一定为Q=1,=0。　　④当、同时输入由高到低电平，这时Q==1，尔后，若、同时由低变高，则Q的状态有可能为1，也可能为0，这取决于两个与非门的延时传输时间，这一状态，对触发器来说是不正常的，在使用中应尽量避免。　　由或非门组成的基本触发器　　基本触发器也可由或非门组成，如图所示，表为其逻辑功能表。由于或非门逻辑关系为“有高出低，全低出高”，因此，在输入S和R端，平时应为低电平，而不是高电平。由表可知：　　①S=R=0时，状态不变。　　②S=0，R为正脉冲输入时，Q=0，=1。③R=0，S为正脉冲输入时，Q=1，=0。　　④S、R均为正脉冲输入，则Q和状态不定。这一状态对触发器来说也是不正常的，应尽量避免。　　表由与非门组成的基本触发器功能表表由或非门组成的基本触发器功能表　　(a)逻辑图惯用符号国际符号　　图由或非门组成的基本触发器　　2.时钟触发器　　时钟触发器按逻辑功能分，有以下五种：①SR；②D；③JK；④T；⑤T′。　　它们的触发方式，往往取决于该时钟触发器的结构，通常有三种不同的触发方式：①电平触发、②边沿触发、③主从触发。时钟触发器的逻辑功能①SR触发器　　图示出了同步式结构的SR触发器逻辑电路图。CP是时钟输入端，平时为低电平，这迫使门G3、G4均为高电平输出，于是由G1和G2交叉耦合组成的基本触发器维持原状态不变。当CP为高电平，即时钟脉冲出现时，G3或G4输出端才可能出现低电平，触发器的状态才可能发生变化。　　SR触发器的功能表、驱动表和所示。　　其特性方程式为：Q　　n+1　　=S+Q约束条件：SR=0　　表SR触发器功能表表SR触发器驱动表　　n　　图SR触发器　　②D触发器　　D触发器是由SR触发器演变成的，是=S条件下的特例，其逻辑电路图。功能表和驱动表分别如表和表。　　D触发器的特性方程是Q=D　　表D触发器功能表表D触发器驱动表　　n+1　　图D触发器　　③JK触发器　　JK触发器的控制输入端为J和K，它也是从SR触发器演变而来的，是针对SR逻辑功能不完善的又一种改进。其逻辑图见图所示，功能表和驱动表分别见表和表。JK触发器的特性方程是　　④T和T′触发器　　T触发器可以看成是J=K条件的特例，它只有一个控制输入端T。见图为T触发器的逻辑图，表和表分别为其功能表和驱动表。T触发器的特性方程是　　Qn+1＝TQn＋TQn　　表JK触发器功能表表JK触发器驱动表　　图JK触发器　　表T触发器功能表表T触发器驱动表　　图T触发器　　T触发器的逻辑功能可以概括为：T=0时，保持Q=Q；T=1时,翻转Q=Q。如果T输入端恒为高电平，T触发器就成了所谓T′触发器。T′触发器可以看成T触发器恒等于1条件下的特例，它没有控制输入端，因而也就没有驱动表可言。其特性方程是Q=nQ　　时钟触发器的触发方式　　时钟触发器的触发方式有三种：即电平触发、边沿触发和主从触发。①电平触发　　电平触发可以分高电平触发和低电平触发两种。图所示的RS触发器，其触发方式就是高电平触发，如RS触发器为或非门构成，则其触发方式就用低电平触发。　　高电平触发的SR触发器逻辑符号如图所示。由图可知，当时钟脉冲输输入CP为低电平时，两个与非门被被封锁，即S、R端不论为　　何值对SR触发器无影响。当CP国际符号惯用符号脉冲为高电平时，门G3、G4打开，图高电平触发的SR触发器逻辑符号其输出状态由S、R的值决定。　　因此，同步式SR触发器的状态，在CP高电平期间，接受