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数字逻辑系统设计报告 十路智力竞赛抢答器 姓名：冯潇 班级：09电子信息工程A班 学号：0915211010 2011年11月29日 目 录 一、内容摘要 二、设计内容及要求 三、总设计原理 四、单元电路设计 1、秒脉冲电路设计 2、计时和显示电路设计 3、抢答和显示电路设计 4、提示电路设计 5、控制电路设计 五、设计原理图和PCB 六，proteus仿真图 七、制作与调试 八、心得与体会 九、参考文献 一、内容摘要 在智力竞赛中，为了保证抢答的公平及准确，抢答器应用广泛，此次课程设计运用数字电路的基本知识，设计出的抢答器是对数字电路这门课程的一个完整的应用，加深了我们对数字电路的理解及对设计流程的认识。 二、设计内容及要求 1、任务 设计一个多路智力竞赛抢答器。 2、设计要求 （1）基本要求 （a）设计一个4路（1～4）智力竞赛抢答器，主持人可控制系统的清零和抢答的开始，控制电路可实现最快抢答选手按键抢答的判别和锁定功能，并禁止后续其他选手抢答。 （b）抢答选手确定后给出一声音响的提示和选手编号的显示，抢答选手的编号显示保持到系统被清零为止。 (2)、发挥部分 （a）扩展为10路（1～10）智力竞赛抢答器。 （b）设计抢答最长时间（30秒）限制和倒计时显示。 三、总设计原理 方案一、采用晶振产生脉冲，然后用分频器分频产生秒脉冲，采用74LS48译码器译码，该方案脉冲精度很高，但成本较高，且较复杂。 方案二、秒脉冲产生电路采用555定时器构成的多谐振荡器，译码器采用CD4511。该方案成本低且构造简单，但秒脉冲精度不高。分析题目不需要太精确秒，故选用方案二。 计时电路首先需要产生秒脉冲，当主持人按下总开关时，蜂鸣器发出滴的声音，提醒选手抢答开始。此时脉冲加到减法计数器后产生从30秒进行倒计时，实时时间由译码器译码并由数码管显示，提醒选手剩余时间。抢答电路中，选手抢答的选手号经编码器编码后送到锁存器锁存，以防止后续选手抢答，并通过译码器和数码管将选手号显示出来，蜂鸣器发出一声滴的声音，提醒主持人有人抢答，同时封锁计时电路，计时停止，数码管显示选手号和剩余时间，直到主持人按下总开关将选手号和时间复位到初始状态 。若30秒内无人进行抢答，时间计完后蜂鸣器发出滴的一声响，LED亮，同时禁止选手抢答。蜂鸣器提示电路由74LS121触发器及其他元件组合而成。 四、单元电路设计 1、秒脉冲电路设计 由555定时器构成的多谐振荡器可以产生一定频率的脉冲，频率的计算公式为 f=1.43/(R1+2R2)C ,本次设计需要一秒脉冲，故选择 R1=68K,R2=33K,C=10u,电路如图1 图1 2、计时和显示电路设计 减法计数器采用可预置数的同步十进制可逆计数器74LS192，74LS192的功能表如图2，所示主持人按下总开关后，开始信号作用到提示电路，使蜂鸣器发声，同时电平变化作用到192的使能端使预置数为30，在秒脉冲作用下减计时。译码器采用输出高电平有效信号的七段显示译码器CD4511，数码管采用对应的共阴数码管，显示剩余抢答时间。计时和显示电路如图3 图3 3、抢答和显示电路设计 编码器采用10—4线编码器74LS147，147共有九路输入，锁存器采用8通道D锁存器74HC573，没有选手抢答时，输入全为高电平，经过译码器后输出为00，当有一路按键按下时，对应的输入端为低电平，第十路按键直接接到锁存器输入端，输出经过锁存器和译码器，数码管显示出对应的编号，只要有人抢答，锁存器输出端必然会出现低电平，将锁存器输出端的五路信号经过与门后接到锁存端可以将锁存端拉低，从而锁存信号，防止有人再抢答。此低电平信号加到与秒脉冲与的与门输入端可以封锁秒信号，使计时停止。，同时此信号加到提示电路可以使蜂鸣器发声。由于CD4511是高电平有效，而锁存器输出低电平有效，故需要加反相器74LS04。抢答显示电路如 图4 4、提示电路设计 提示电路的核心部分采用触发器74LS121，当输入端出现高电平到低电平的跳变时，输出端输出一个高电平脉冲，在三级管的驱动下驱动蜂鸣器发声。脉冲宽度可以通过下式计算得出：T=0.7RC，由于声音只起提示作用，时间不需要太长，故这里选择R=10K,C=10u。 5、控制电路设计 由于主持人按下开关时，蜂鸣器发声，计时器复位，有人抢答时，蜂鸣器发声，计时器停止，即使完毕后，蜂鸣器发声，LED亮。要实现这样的关联，必须用多种门电路将产生的信号进行组合去控制另外的电路。当主持人按下开关时的低电平，计时器计完后的经过CD4078八输入或非门