分数分频频率综合器中噪声折叠问题的分析与电路设计.pdfVIP

图4—6改进的线性PFD电路………………………………………………．42 图4．7线性PFD在锁定状态下的工作时序图………………………………42 图4．8取宽度的MontoCarlo仿真结果……………………………………．43 图4．9增加选择器的线性PFD电路及其时序图……………………………44 图4—10线性PFD的Spur特性…………………………………………………………．．44 图4—11分频器链电路设计及频率对应关系…………………………………45 图4—12二分频器电路………………………………………………………46 图5．1分数分频宽带频率综合器芯片照片…………………………………．49 图5．2载波频率为1GHz时综合器输出相位噪声测试曲线…………………50 图5—3线性PFD模式下和传统模式下相位噪声比较………………………．51 图54参考杂散性能的测试………………………………………………．．51 图5—6不同频率下的分数Spur测试结果…………………………………一53 图5．7环路带宽和积分相位误差测试结果…………………………………．．53 图5．8分频器链不同分频比下的输出信号相位噪声测试……………………54 图5．9分频器链不同分频比下的输出信号相位积分相位误差测试…………．55 图5—10分频器链输出I／Q信号的镜像抑制测试……………………………55 图5—11锁定时间测试结果…………………………………………………56 V 万方数据 表目录 表1不同阶数几的址调制器口乏m㈣。I。／圪的值……………………………34 表2用于Muner的宽带频率综合器指标………………………………一48 表3设计的分数分频频率综合器的主要性能………………………………．．56 V 万方数据 摘要 数字电视标准多样性、下一代数字电视标准以及人们对于高清电视转播的需 求，给射频接收机关键模块之一的频率综合器的设计带来了诸多挑战。如何获得 宽的频率调谐范围及低的相位噪声性能是频率综合器设计的难点。而在电荷泵型 频率综合器中，存在着噪声折叠问题，使其难以获得低的相位噪声性能。本文主 要围绕解决噪声折叠问题和提高带内相位噪声性能展开工作，在线性化技术、分 频器链的设计等方面提出相应的理论分析及相关解决方法，并通过芯片实现及测 试来加以验证。 论文回顾了电荷泵型频率综合器的基本结构，介绍了分数分频频率综合器的 几个关键性能指标。分析了弘型分数分频频率综合器的基本结构，确定了趾调 制器的噪声模型。结合趾调制器量化噪声的模型和频率综合器的噪声模型给出 了弘型分数分频频率综合器噪声模型并分析了调制器量化噪声到环路输出相位 噪声的转换过程，重点分析了电路非线性引起的带外量化噪声折叠回带内恶化带 内相位噪声的机制。 通过对电路非线性以及引起噪声折叠的机制的理论分析，提出了一种线性化 的技术，设计了线性鉴频鉴相器(PFD)电路，完全消除了噪声折叠的影响，同时 避免恶化参考杂散性能及增加电路设计难度。分析了分频器对于降低相位噪声的 作用，设计了分频器链电路，获得了覆盖VHF和UHF波段、低相位噪声的正交本 振信号。 在前面理论分析及电路设计的基础上，参与设计的频率综合器在TSMC 0．18-umCMOS工艺下实现流片，芯片面积为840 mW， pmx970pm，功耗36 带内相位噪声为一107dBc，Hz，比起有噪声折叠问题的频率综合器，带内相位噪 声有大于1