DDR3布局布线则与实例.docxVIP

爱手册爱翻译 中为电子科技 PAGE 1 / NUMPAGES 23 PAGE 24 / NUMPAGES 25 爱手册爱翻译 中为电子科技 PAGE 1 / NUMPAGES 23 DDR3 布局布线 译自 飞思卡尔官方文档 Hardware Development Guide for i.MX 6Quad, 6Dual, 6DualLite, 6Solo Families of Applications Processors IMX6 Serial Layout Recommendations  目录 TOC \o 1-2 \h \z \u 1. DDR 原理性连接框图 3 2. DDR 布局布线规则 4 3. DDR 布线细节 6 3.1 数据线的交换 6 3.2 DDR3（64bits）T 型拓扑介绍 6 3.3 DDR3（64bits）Fly‐by 型拓扑介绍 6 3.4 2GB DDR 布局布线建议 6 3.5 4GB DDR 布局布线建议 7 4. DDR 布局布线实例 8 4.1 4 片 DDR T 型拓扑实例 9 4.2 8 片 DDR Fly‐by 型拓扑实例 13 5. 高速信号布线建议 20 6. 地平面设计建议 20 7. DDR POWER 布线建议 23 8. 参考 25 9. 声明 25  DDR 原理性连接框图 图 1、图 2 为 I.MX6DQ/SDL 与 DDR 连接框图，连接示意一目了然。 图 1 DDR3 与 i.MX6DQ/SDL 连接示意图 图 2 LPDDR2 与 i.MX6DQ/SDL 连接示意图 DDR 布局布线规则 DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为 50Ω，差分 100Ω。 图 3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计 4 片 DDR3 芯片，顶层、底层各两片。DDR 应该尽量靠近 CPU，这样可以减小寄生参数和传播延时。 图 3 DDR 和去耦电容的布局 DDR3 的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。 所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。各信号线布线长度要求如表 1 所示。 表 1 所有信号线等长的布线方式 以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规则。表 2 给出了以字节为单位分组等长布线要求。 表 2 以字节为单位分组等长 1. Clock(min): Clock 的最短长度，因为它有一个±5mil 的容差 最后，还有一个需要注意的是阻抗匹配问题，推荐单端 50Ω，差分 100Ω。 DDR 布线细节 i.MX6 DDR 的布线，可以将所有信号分成 3 组：数据线组、地址线组和控制线组，每组各自设置自己的布线规则，但同时也要考虑组与组之间的规则。 数据线的交换 在 DDR3 的布线中，可以根据实际情况交换数据线的线序，但必须保证是以字节为单位 （数据 0~7 间是允许交换线序，跨字节是不允许的），这样可以简化设计。 ■ 布线尽量简短，减少过孔数量。 ■ 布线时避免改变走线参考层面。 ■ 数据线线序，推荐 D0、D8、D16、D24、D32、D40、D48、D56 不要改变，其它的数据线可以在字节内自由调换（see the “Write Leveling” section in JESD79‐3E）。 ■ DQS 和 DQM 不能调换，必须在相应通道。 DDR3（64bits）T 型拓扑介绍 当设计采用 T 型拓扑结构，请确认以下信息。 ■ 布线规则见上文表 2。 ■ 终端电阻可以省略。 ■ 布线长度的控制。 ■ DDR 数量限制在 4 片以下。 DDR3（64bits）Fly‐by 型拓扑介绍 当采用 Fly‐by 的拓扑结构时，在设计中请注意以下事项。 ■ DDR 控制器集成了地址镜像功能。 ■ 终端电阻不可以省略。 2GB DDR 布局布线建议 4 片 DDR 共计 2GB 内存。 ■ 保证 T 型拓扑的对称性。 ■ 减少过孔