时序逻辑电路的分析与设计.ppt

5. 求激励方程和输出方程 现态 Q1Q0 Q1n+1 Q0n+1 ／Y A=0 A=1 00 00 / 0 01 /0 01 00 / 0 11 /0 11 00 / 1 11 /0 J=X K=1 J=1 K=X J=X K=0 J=0 K=X 状态转换真值表及激励信号 K0 J0 K1 J1 激励信号 Y A 0 0 0 0 0 0 0 × × 0 0 0 1 0 1 0 0 × × 1 0 1 0 0 0 0 0 × × 1 × 0 0 1 1 1 1 0 1 × 0 × 1 1 0 0 0 1 × 1 × 1 1 1 1 1 1 0 × 0 卡诺图化简得： 激励方程： 输出方程： 6.根据激励方程和输出方程画出逻辑图,并检查自启动能力 激励方程 输出方程 当 = 10时 10 00 01 11 0/0 1/0 0/0 1/0 1/0 0/1 0/1 1/1 输出方程 能自启动 检查自启动能力和输出 A=0 = 00 A=1 = 11 输出方程 修改电路 例6 用D 触发器设计状态变化满足下状态图的时序逻辑电路 解：1.列出原始状态表 原始状态表 f / 1 a / 0 g f / 1 g / 0 f f / 1 a / 0 e f / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） f / 1 a / 0 g f / 1 g / 0 f f / 1 a / 0 e f / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 第一次化简状态表 f / 1 e / 0 f f / 1 a / 0 e f / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 2.状态表化简 011 / 1 000 / 0 100 011 / 1 100 / 0 011 011 / 0 000 / 0 010 011 / 0 010 / 0 001 001 / 0 000 / 0 000 A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 已分配状态的状态表 3.状态编码 a=000;b=001;c=010 ;d=011;e=100 最后简化的状态表 d / 1 a / 0 e d / 1 e / 0 d d / 0 a / 0 c d / 0 c / 0 b b / 0 a / 0 a A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 三种状态分配方案 状态 方案1 自然二进制码 方案2 格雷码 方案3 “一对一” a 0 0 0 0 0 0 0 0 0 0 1 b 0 0 1 0 0 1 0 0 0 1 0 c 0 1 0 0 1 1 0 0 1 0 0 d 0 1 1 0 1 0 0 1 0 0 0 e 1 0 0 1 1 0 1 0 0 0 0 状态转换真值表 1 1 1 0 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y (D0) (D1) (D2) A 4.求激励方程、输出方程 5.画出逻辑电路 6.画出完整的状态图，检查所设计的计数器能否自启动。 6. 4 异步时序逻辑电路的分析 本节主要讨论用触发器构成的脉冲异步时序逻辑电路的分析方法。由于异步时序逻辑电路中没有统一的时钟脉冲，因而各存储电路不是同时更新状态，状态之间没有准确的分界。故在分析异步时序逻辑电路时必须注意以下几点： 1. 分析状态转换时必须考虑各触发器的时钟信号作用情况。 2.每一次状态转换必须从输入信号所能影响触发的第一个触发器开始逐级确定。 3.每一次状态转换都有一定的时间延迟。 由于异步时序电路各个触发器之间的状态转换存在一定的延迟，所以只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态。因此，异步时序电路的输入信号（包括时钟信号）必须等待电路进入稳定状态之后，才允许发生改变，否则电路会处在不确定的状态。故对于同一系列的集成