时序逻辑电路仿真-浙江大学信息与电子工程学院.PPTVIP

系统建模——Matlab 设计的一般流程 数模混合IC设计 编码器的原理图 */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 译码器 译码：编码的逆过程，把一组二进制代码的特定含义译出来的过程。执行译码功能的电路称为译码器。译码器有n个输入端X0~Xn-1，有m个输出端Z0~Zm-1。 例：利用Simulink模块搭建一个3线-8线二进制译码器的仿真模型，3-8译码器的真值表如下所示： */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 译码器（续1） 根据真值表可以得到输出的逻辑表达式： 所需模块：脉冲序列发生模块，逻辑操作模块，示波器模块 脉冲序列发生器：Simulink节点下，Source库中的Pulse Generator 逻辑操作：Simulink节点下，Math Operations库中的Logical Operator 示波器：Simulink节点下，Sinks库中的Scope */122 系统建模——Matlab 设计的一般流程 数模混合IC设计 译码器（续2） */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 译码器（续3） */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 加法器 例：利用全加器实现4位二进制运算 实现步骤1：建立全加器模块 假定全加器的加数为A，被加数为B，输入进位为Cin，和位S，输出进位Cout 全加器的逻辑表达式为： */122 系统建模——Matlab 设计的一般流程 数模混合IC设计 实现步骤2：搭建4位加法器Simulink模型 加法器（续） */85 系统建模——Matlab 设计的一般流程 时序逻辑电路仿真 数模混合IC设计 时序逻辑电路：在任何时刻电路产生的稳定输出信号不仅与该时刻电路的输入信号有关，而且还与过去的状态有关，所以电路中必须具有记忆功能的器件，记住电路过去的状态，并与输入信号一起决定电路的输出。 时序电路可分为两大类：同步时序电路和异步时序电路。同步时序电路中，电路的状态仅仅在统一时钟脉冲控制下才同时变化一次，如果时钟脉冲没有来，即使输入信号发生变化，它可能会影响输出，但绝不会改变电路中记忆器件的状态。异步时序电路中，记忆元件的状态变化不是同时发生的，这种电路没有统一的时钟脉冲，任何输入信号变化都可能引起异步时序电路状态的变化。 记忆元件由触发器担任。 */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 基本触发器模块介绍 Simulink中有专门的触发器模块，位于Simulink Extras 节点下的Flip Flops模块库中，包括RS触发器，JK触发器，D触发器，D Latch锁存器。 1. S-R Flip-Flop（RS触发器） Memory:位于Simulink节点下的Discrete模块库中，它相当于一个状态存储器，在某一时刻它将输入端输入的状态存储，再在下一时刻将该状态从其他输出端输出。 */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 基本触发器模块介绍（续1） 双击RS触发器模块，可以打开它的参数对话框，其内部只有一个供用户调整的参数Initial condition，它用于调整Q端的初始状态，即Memory模块的初始态。 RS触发器模块的真值表 RS触发器模块的逻辑表达式： */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 基本触发器模块介绍（续2） 2. J-K Flip-Flop（JK触发器） JK触发器模块的与RS触发器结构的最大不同是添加了一个Trigger模块。 Trigger模块位于Simulink节点下的Ports Subsystems模块库中，用于对所在子系统所含功能的触发。 */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 双击JK触发器模块，可以打开它的参数对话框，其内部只有一个供用户调整的参数Initial condition，它用于调整Q端的初始状态，即Memory模块的初始态。 JK触发器模块的真值表 基本触发器模块介绍（续3） JK触发器模块的逻辑表达式： */85 系统建模——Matlab 设计的一般流程 数模混合IC设计 3. D Flip-Flop（D触发器） 基本触发器模块介绍（续4） D触发器内部电路结构包含一个实现NOT功能的模块，一个Trigger模块，一个使能模块。逻辑表达式为：Qn+1 = D Trigger模块和Enable Port模块位于Simulink节点下的Ports Subsystems 模块库中，用于对所在子系统添加触发端和