可缩放的开路通路地屏蔽电感在片测试结构去嵌入方法#.pdf

第 卷 第 期 半 导 体 学 报 !# VE9!# +E ! ! ! ! ! ! 年 月 $ !5 )I(+’,’.WYZ+*PWU,’A()W+1Y)/WZ, *N !5 J 可缩放的开路通路地屏蔽电感 在片测试结构去嵌入方法# 菅洪彦 唐 珏 唐长文 何 捷 闵 昊 ! ! ! ! ! ! ! % $ 复旦大学专用集成电路与系统国家重点实验室 上海 !244 ! # $ ’ 摘要 建立了标准 工艺电感在片测试寄生参量模型 实验验证了相同频率时 信号线寄生的串联电阻 串联 )AW, 电感’ $ 并联电容与信号线的长度成正比 进而针对不同外径电感到焊盘之间信号线长度不同 采用相同去嵌入结构 引起测量误差 不同的测试去嵌入结构又大大增加芯片面积的问题 首次提出针对该信号线寄生参量的按比例缩 $ $ 放地屏蔽开路通路测试结构去嵌入解决方案 ’ 使用 两层多晶硅 四层互连线的 工艺电感流片验证 ‘45 6 )AW, $ 了该方法的有效性 # , , , 关键词 片上电感 按比例缩放 开路通路去嵌入 在片测试 ( , , , **00 !$2 $!5 $45 !53 中图分类号# 文献标识码# 文章编号# $ /+4 * !5402$33!50$#5#0# ! ! ! ! ! ! $ 设计单位都需要测试电感 提炼电感模型或电感在 引言 片测试的去嵌入 参数数据给仿真工具使用 E # !