Verilog语言快速入门.pptVIP

1 Verilog设计快速入门 2 Verilog模块结构 说明： 浅色部分用得较少； 常用语句只有三种： assign语句 always语句 底层模块调用语句 三种语句顺序无关 除开始的module模块名和结束的endmodule必须写外，其他都是可选的。 功能描述部分 模块说明部分 3 Verilog模块结构 例1：二选一数据选择器的描述 二选一数据选择器的结构之一 二选一数据选择器的符号 设a、b、s波形已知，可得y波形： 4 Verilog模块结构 2选1多路选择器的Verilog描述 5 Verilog程序结构 例2：边沿D触发器的Verilog描述 6 Verilog模块结构 1．模块说明部分 module 模块名 ([端口列表]); [端口信号声明;] [参数声明;] 模块名是指电路的名字，由用户指定，最好与文件名一致（特别是在Quartus II软件中调试时）； 端口列表是指电路的输入/输出信号名称列表，信号名由用户指定，各名称间用逗号隔开； 端口信号声明是要说明端口信号的输入输出属性、信号的数据类型，以及信号的位宽；输入输出属性有input，output，inout三种，信号的数据类型常用的有wire和reg两种；信号的位宽用[n1:n2]表示；同一类信号之间用逗号隔开； 参数声明要说明参数的名称和初值 输入输出属性 数据类型 位宽 名称 param