4存储器-2半导体M(2011年09级).pptVIP

tRC tA tCＯ tCX tOTD tOHA 地址 CS DOUT tOHA 地址改变后数据输出的维持时间。 TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 2）写周期 在准备好有效数据与输入数据后，向存储芯片发出片选（CS=0)和写命令（WE=0)，经过一段时间可将有效输出数据写入存储芯片。然后可以撤消片选信号与写命令，在经过一段时间可更换输入数据与地址，准备新的读/写周期。有关参数如下： tDH 地址 CS DOUT DIN WE tWC TAW tW tWR tDTW tDW TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tWC 写周期。其间地址应保持不变，两次写入间的最小间隔。 TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tAW 在地址有效后，经过一段时间tAW，才能向芯片发写命令。 TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tW 写时间，即片选与写命令同时有效的时间 tW tWC TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tWR 写恢复时间。地址有效时间满足：tWC=tAW+tW+tWR TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tDTW 从写信号有效到数据输出为三态的时间。 TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tDW 数据有效时间。 TAW 地址 CS DOUT DIN WE tWC tW tWR tDTW tDW tDH (b)写周期 tDH 写信号撤消后数据保持时间。 4.2.2 动态MOS存储单元与存储芯片 动态MOS存储器的基本原理，是将存储信息以电荷形式存于电容之中。 定义：电容充电至高电平为1；放电至低电平为0 优点：1）不需要双稳态电路，可以简化结构 2） MOS管断开，电容电荷泻放极少，降低了芯片的功耗 集成度高，DRAM可为SRAM的16倍。 缺点：需要刷新 包括：动态四管存储单元和单管存储单元 1.四管单元 （1）组成 V1、V2：记忆管 C1、C2：柵极电容 V3、V4：控制门管 Z：字线 位线 W、 W： （2）定义 “0”：V1导通，V2截止 “1”：V1截止，V2导通 V1 V2 V3 V4 Z W W C1 C2 （C1有电荷，C2无电荷）； （C1无电荷，C2有电荷）。 （3）工作 Z：加高电平， V3、V4导通，选中该单元。 B V1 V2 V3 V4 Z W W C1 C2 写入：在W、W上分别加 高、低电平，写1/0。 A 若写入0，则W加低电平，W加高电平 W 通过V4对C1充电至高电平，使V1导通。而C2通过两个放电回路放电，一条是通过V1放电，另一条是通过 V3 对 W 放电。C2放电至低电平，V2截止。 V1 V2 V3 V4 Z W W C1 C2 若写入1，则W加高电平，W加低电平 W 通过V3对C2充电至高电平，使V2导通。而C1通过两个放电回路放电，一条是通过V2放电，另一条是通过 V4 对 W 放电。C2放电至低电平，V1截止。 写入：在W、W上分别加 高、低电平，写1/0。 再根据W、W上有无电流， V1 V2 V3 V4 Z W W C1 C2 读出：W、W先预充电至 高电平，断开充电回路， 读1/0。 若原存信息为0，即C1上有电荷为高电平，V1导通。 则W通过V3与V1对地放电，W电平下降，W上将有放电电流流过，放大后作为0信号，简称读出0。与此同时，W通过V4对C1充电，补充泄漏掉的电荷。由此可见，四管单元为非破坏性读出，且读出的过程可起刷新作用。 再根据W、W上有无电流， V1 V2 V3 V4 Z W W C1 C2 读出：W、W先预充电至 高电平，断开充电回路， 读1/0。 若原存信息为1，即C2上有电荷为高电平，V2导通。 则W通过V4与V2对地放电，W电平下降，W上将有放电电流流过，放大后作为1信号，简称读出1。与此同时，W通过V3对C2充电，补充泄漏掉的电荷。 保持 Z：加低电平， V3、V4截止，该单元未选中，保持原状态。 需定期向电容补充电荷（动态刷新），∴称动态。 四管单元是非破坏性读出，读出过程即实现刷新。 V1 V2 V3 V4 Z W W C1 C2 2.单管单元 （1）组成 C：记忆单元 C W Z V V：控制门管 Z：字线 W：位线 （2）定义 “0”：C