微处理器系统结构及关键技术 第三章.pptVIP

微码结构与随机逻辑结构的比较 硬件设计开销 随机逻辑CPU的硬件和指令集必须同步进行设计和优化，因此比较复杂。 微码CPU的指令集设计并不直接影响现有硬件，修改指令集并不需要重新设计新的硬件。 性能 如果采用相同指令集，则随机逻辑CPU操作会更快。 如果执行相同的计算任务，微码CPU能够通过使用更少(但更复杂)的指令达到更高性能。 当系统整体性能受限于存储器的速度时，微码CPU对性能提高的优势更为明显。 微码CPU的设计步骤 建立硬件体系结构， 保证其具备执行必要基本功能步骤的功能。 将指令分割成许多微步骤，转写成微程序并写入控制存储器。 微指令Micro-instruction 微程序Micro-program（固件fireware） 指令instruction 微码控制器Microcode controller（定序器sequencer） 微码CPU的操作1-指令译码与执行 控制逻辑对IR中的指令译码，确定对应微码程序地址并写入?PC； ?PC向微码ROM提供 地址，返回的微码写入?IR； ?IR译码后产生相应的控制信号； ?PC地址加1后获取下一条微指令地址，直到完成整个微码程序 微码CPU的操作2-读写数据 数据通路一般应有如下三个基本的时钟周期： 从存储器读数据后： 写入寄存器堆(Register File)； 写入指令寄存器(IR)； 写入临时寄存器(TempIn)； 作为ALU的一个输入； 从寄存器读数据后： 写入存储器地址寄存器MAR； 写入临时寄存器作为ALU的 一个输入； 存入存储器； 将Result寄存器内容写入寄存器组，或存入存储器； 流水线技术的特点 延迟＝320ps 吞吐量＝3.12GIPS 延迟＝?ps 吞吐量＝?GIPS 延迟＝360ps 吞吐量＝8.33GIPS 单个操作延迟增加； 整体吞吐量增加； 流水线操作过程 流水线的局限性 各阶段性能差异会导致流水线性能下降 寄存器延迟开销导致流水线性能下降 硬件空闲 延迟＝?ps 吞吐量＝?GIPS 延迟＝360ps 吞吐量＝8.33GIPS 指令流水线设计 深度(depth)或并行度(degree of parallelism)即流水级数m 等待时间(latency) 每一作业从开始到结束所需时钟周期数，＝m 理想流水线： 各级延时时间相等； 无等待时间； 大量代码不断流； 吞吐率(Throughput Rate) 吞吐率Tp：指单位时间内能完成的作业量。 最大吞吐率Tpmax：流水线达到稳定状态后的吞 吐率。 用于描述流水线执行各种运算的速率，通常表示为每秒执行的运算数或每周期执行的运算数。 若一个m级线性流水线各级时长(即拍长)均为Δt，则连续处理n条指令时的实际吞吐率Tp为： 可以看出，当n→?时，最大吞吐率Tpmax＝1/ Δt 加速比(Speedup Ratio) 非流水线执行时间相对流水线执行时间之比。 若一个m级线性流水线各级时长(即拍长)均为Δt，则连续处理n条指令时的加速比Sp为: 可以看出，当 n→?时，Sp→m，即最大加速比等于流水线的段数m。 效率(Efficiency) 一定时段内，流水线所有段处于工作状态的比率。 若一个m级线性流水线各级时长(即拍长)均为Δt，则连续处理n条指令时的效率E为: E =指令完成时间内占用的时空区 /指令总时空区 可以看出，当 n→?时，E→1，即流过流水线的指令越多，流水线效率越高。 流水线结构与微码结构的比较 比较下列操作在微码CPU和流水线CPU中的执行情况 Mem(Reg 1)+Mem(Reg 2)→Reg 3 微码机器（CISC）中只需要一条指令表示，而在流水线机器（RISC）里则需要3条指令； 假设没有存储器延迟，则流水线机器中这3条指令可以在3个时钟周期内完成，而微码机器则需要8个时钟周期。 在流水线机器中需要取存5次存储器，而微码机器只需要3次。 若存储器速度为系统瓶颈，则应采用微码CPU 3次指令，2次数据 1次指令，2次数据 取指+译码执行：取操作数×2，加法，存结果 ARM体系结构 1。RISC指令集，内核小，功耗低、成本低 2。哈佛结构 3。运算器操作数只能从寄存器输入/输出 4。采用桶式移位器处理ALU输入，灵活高速 8086体系结构 1。冯式结构 2。运算器操作数可以从寄存器、存储器或I/O端口获得 3。分成两大功能部件EU(执行单元)、BIU(总线接口单元) ARM指令系统特点 1。RISC指令规则，适合流水设计 2。寻址方式灵活简单，执行效率高 3。所有指令的条件执行实现最快速的代码执行 4。支持Thumb（16 位）/ARM（32 位）双指令集，能很好的兼容8 位/16 位器件 x86指